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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateVHDL数字时钟设计VHDL数字时钟设计EDA课 程 设 计设计题目：VHDL数字时钟设计 系 部：电子信息与电气工程 年 级：12 级 班 级：自动化（1）班 姓 名：王廷弼 学 号：1205033015 VHDL数字时钟设计1、功能介绍 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功
2、能。 4）具有整点报时功能。2、总体方框图数字时钟控制单元使能端信号输出信号复位信号LED显示“花样”显示CLK信号3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，即从0到59循环计数，时钟24进制计数，即从0到23循环计数，并且在数码管上显示数值。2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计
3、数。可以根据我们自己任意时间的复位。4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。 4、 方案选择根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。 5、细化框图根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：数字时钟控制单元时调整分
4、调整使能端信号CLK信号时显示分显示秒显示24进制60进制60进制LED显示整点报时花样显示6、编写程序、仿真和分析1、秒计数器1）VHDL语言描述程序LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY hour IS PORT(clk,reset:IN STD_LOGIC; daout:out STD_LOGIC_VECTOR(5 DOWNTO 0);END ENTITY hour;ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VE
5、CTOR(5 DOWNTO 0); BEGIN daout=count; PROCESS(clk,reset) BEGIN IF(reset=0)THEN count=000000; 若reset=0，则异步清零 ELSIF(clkevent and clk=1)THEN 否则，若clk上升沿到 IF(count(3 DOWNTO 0)=1001)THEN 若个位计时恰好到“1001”即9 IF(count16#23#)THEN 23进制 count=count+7; 若到23D则 else count=000000; 复0 END IF; ELSIF (count16#23#)THEN 若未
6、到23D，则count进1 count=count+1; ELSE 否则清零 count=000000; END IF; END IF（count（3 DOWNTO 0）=“1001”） END IF; END IF（reset=0） END PROCESS;END fun;2）秒计数器的仿真波形图3）波形分析利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。因为这种60进制的VHDL语言是很好写的，它并不复杂，再说我们必须要学会这些基本的硬件语言的描写。2、
7、分钟计数器1）VHDL语言描述程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC; enhour:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY minute ;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO
8、0); SIGNAL enhour_1, enhour_2: STD_LOGIC; enmin_1为59分时的进位信号 BEGIN enmin_2由clk调制后的手动调时脉冲信号串 daout=count; enhour_2= (sethour and clk1); sethour为手动调时控制信号，高电平有效 enhour= (enhour_1 or enhour_2); PROCESS(clk,reset,sethour) BEGIN IF(reset=0) THEN 若reset为0，则异步清零 count=0000000; ELSIF(clkevent and clk=1)THEN 否
9、则，若clk上升沿到 IF(count (3 DOWNTO 0) =1001)THEN若个位计时恰好到“1001”即9 IF(count 16#60#) THEN 又若count小于16#60#，即60 IF(count=1011001) THEN又若已到59D enhour_1=1; 则置进位为1 count=0000000; count复0 ELSE count=count+7; 若count未到59D，则加7，即作“加6校正” END IF; 使前面的16#60#的个位转变为8421BCD的容量 ELSE count=0000000;count复0（有此句，则对无效状态电路可自启动） E
10、ND IF; END IF（count16#60#） ELSIF (count 16#60#) THEN count=count+1; 若count16#60#则count加1 enhour_1=0 after 100 ns; 没有发生进位 ELSE count=0000000; 否则，若count不小于16#60# count复0 END IF; END IF（count（3 DOWNTO 0）=“1001”） END IF; END IF（reset=0） END process;END fun;2）分钟计数器的仿真波形图3）波形分析小时计数模块利用24进制计数器，通过分钟的进位信号的输入
11、可实现从00到23的循环计数。 3、小时计数器1）VHDL语言描述程序LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY hour IS PORT(clk,reset:IN STD_LOGIC; daout:out STD_LOGIC_VECTOR(5 DOWNTO 0);END ENTITY hour;ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN daout=count; PROC
12、ESS(clk,reset) BEGIN IF(reset=0)THEN count=000000; 若reset=0，则异步清零 ELSIF(clkevent and clk=1)THEN 否则，若clk上升沿到 IF(count(3 DOWNTO 0)=1001)THEN 若个位计时恰好到“1001”即9 IF(count16#23#)THEN 23进制 count=count+7; 若到23D则 else count=000000; 复0 END IF; ELSIF (count16#23#)THEN 若未到23D，则count进1 count=count+1; ELSE 否则清零 co
13、unt=000000; END IF; END IF（count（3 DOWNTO 0）=“1001”） END IF; END IF（reset=0） END PROCESS;END fun;2）小时计数器的仿真波形图3）波形分析小时计数模块利用24进制计数器，通过分钟的进位信号的输入可实现从00到23的循环计数。4、整点报时报警模块 1）VHDL语言描述程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY alert IS PORT(clk:IN STD_LOGIC; dain:I
14、N STD_LOGIC_VECTOR(6 DOWNTO 0); speak:OUT STD_LOGIC; lamp:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END alert;ARCHITECTURE fun OF alert IS SIGNAL count:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL count1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN speaker:PROCESS(clk) BEGIN speak=10)THEN count1=00;count1为三进制加法计数器 ELSE count
15、1=count1+1; END IF ; END IF ; END IF ; END PROCESS speaker; lamper:PROCESS(clk) BEGIN IF(rising_edge(clk)THEN IF(count=10)THEN IF(count=00)THEN lamp=001;循环点亮三只灯 ELSIF(count=01)THEN lamp=010; ELSIF(count=10)THEN lamp=100; END IF; count=count+1; ELSE count=00; END IF; END IF; END PROCESS lamper;END fu
16、n;2）整点报时模块仿真波形图1） 波形分析由图知对于整点报时模块，当分钟计数至59时来一个时钟脉冲则产生一个进位信号，分钟计数到00，此时产生报警信号持续一分钟。当有时钟脉冲时lamp显示灯就闪烁轮续点亮。7、全系统联调1、数字时钟系统原理图2、数字时钟系统波形图仿真8、总结通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。器件的选择也很重要,只有选择合适的器件,才能正确的编译,从而能更好的做好本次试验!通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。最后，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！-