《316RZI解码器的设计与实现要点(共13页).doc》由会员分享，可在线阅读，更多相关《316RZI解码器的设计与实现要点(共13页).doc（13页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、精选优质文档-倾情为你奉上沈阳航空航天大学课 程 设 计 报 告课程设计名称：计算机组成原理课程设计课程设计题目：3/16RZI解码器的设计与实现 院（系）：计算机学院专 业：计算机科学与技术班 级：学 号：15姓 名： 指导教师：郭振洲完成日期：2013年1月11日专心-专注-专业目 录第1章 总体设计方案1.1 设计原理3/16RZI解码器的编码规则为“0”对应的16个电平中第7,8,9位为高电平，其余为低电平。“1”对应的16个电平均为高电平。我们通过解码，将其转化为“0”对应16个低电平，“1”对应16个高电平。初始： 解码结束：图 1.1 3/16RZI码解码器功能由图中可以看出这个
2、问题的关键在于解决第7,8,9位的电平。对于3/16码的输入，无论是高电平还是低电平可以看出7,8,9位都是与第一位相同，其他位可以直接输出。按照这种分析，我们只需处理特殊位就可以。1.2 设计思路3/16RZICLK 计数器数据选择器二进制数字输出图1.2 3/16RZI流程图通过一个16进制的计数器控制码的周期，计数器从0加到15，周期结束，计数器归零，进入下一个周期。通过计数器的控制，控制译码器输出。移位寄存器接收3/16RZI电平的输入，其中除7,8,9位外，其余位均按第一位输出，其中第7,8,9位也按第一位输出，但是采用5个寄存器做缓存，这部分需要对其中一部分进行转换，将“0”对应的
3、高电平转换为低电平，进行输出。相比于前人的使用12个寄存器的方法是一种优化，节省资源，提高了效率。当计数器计到7时，这时从5个缓存中的最后为读出数（即为原来的第一位），8位9位依次类推。通过这种方法对RZI码进行解码转换。最后输出正确的RZI码。1.3硬件环境：Xilinx Foundation f3.1设计软件Xilinx Foundation f3.1是Xilinx公司的可编程器件开发工具，该平台（如图1.3所示）功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。它可用来开发Xilinx 公司的Virtex, XC3000, XC4000, X
4、C5200 系列的FPGA芯片和XC9500 系列的CPLD 芯片。该平台功能强大, 主要用于百万逻辑门级的设计和1Gb/ s 的高速通信内核的设计。利用该系统可完成从设计构想到比特流下载的全部过程。该平台以工程管理器为主界面, 同时集成了Xilinx 公司以及其他公司的一些优秀软件图 1.3 Xilinx Foundation f3.1设计平台图 1.4 Xilinx foundation f3.1电路连线设计平台COP2000集成调试软件图 1.5 COP2000计算机组成原理集成调试软件COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实
5、验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。COP2000 集成开发环境界面如图1.5所示。第2章 详细设计方案2.1 顶层方案图的设计与实现顶层方案图采用原理图设计输入方式，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。2.1.1 创建顶层图形设计文件顶层图形文件主要由一个移位寄存器和一个16进制计数器组成、或门、与门组成一个完整的设计实体。可利用Xilinx foundation f3.1模块实现顶层图形
6、文件的设计，顶层图形文件结构如图2.1所示。图2.1 RZI码解码器顶层图形文件结构顶层文件存在两个输入，分别为CLK和3/16RZI码，输入封装好的3/16RZI译码器，经过译码电路后得到输出的目标电路。2.1.2 器件的选择与引脚锁定（1）器件的选择 环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xlinx XCV200软件所包含的逻辑芯片。（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。图形文件中的输入/输出信号X
7、CV200芯片引脚CLOCK213IN103OUT125表2.1 引脚锁定情况2.2 移位寄存器的设计移位寄存器除了具有存储代码的功能以外，还有具有移位功能，就是指将寄存器里储存的代码能在脉冲的作用下依次左移。移位寄存器由5个D触发器组成，第一个触发器的输入端接受输入信号，其余的每个触发器输入端均与前边一个触发器的Q端相连。5个寄存器其实在本质上来说只是用作一个缓存的作用当要处理特殊位的时候从寄存器的最右一个输出读取数据，这时的数据其实是从信号的前几位读入的，随着计数器的计数而不断的由左向右移（详见图2.2），其设计过程如下7,8,9位0-6位,10-15位图 2.2 寄存器设计原理这种设计方
8、法简单，可行，既能节约成本，又能准确的实现所要求的设计方案，相对于是用12个寄存器的方法有了较大的改进，但缺点在于对波形有一定的限制，可移植性有待提高，不过就这个问题而言，已经可以足够满足目标。2.3 计数器的设计2.3.1 计数器功能设计计算器由4个D触发器构成，当每次CLK信号到达时，记一次数，当到16时重新计数，D0D4四个输出接数选器。图 2.3 计数器设计原理2.3.2计数器功能仿真图 2.4 计数器功能仿真由图2.4所示，D0为第0位，D1为第1位，D2 为第2位，D3为第3位。根据仿真图可知，计数器设计正确。2.4 功能仿真仿真调试主要验证设计电路的逻辑功能、时序的正确性，本设计
9、中主要采用功能仿真方法对设计的电路进行仿真。首先进行波形测试。2.4.1建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，在本设计的仿真中共有两个数据输入CLK和IN，一个脉冲输入CLK，一个输入3/16RZI码。 2.4.2功能仿真结果与分析图 2.5 仿真效果图如图2.4所示，CLK为时钟信号，0.2us为一个时钟周期。IN信号为输入的3/16RZI信号，以时钟信号为基准，前6个周期为低电平，第7,8,9个周期为高电平，9至16个周期再次变为低电平，之后是连续的16个周期的高电平。我们的目标就是对这个信号进行解码，以得到前16个周期为低
10、电平，后16个周期为高电平的目标信号，由图2.4可以看出，经过我设计的译码电路，可以完整，精确的实现预期目标，充分证明了设计的正确性。参考文献1 曹昕燕. EDA技术实验与课程设计M.北京：清华大学出版社，20062 范延滨.微型计算机系统原理、接口与EDA设计技术M.北京：北京邮电大学出版社，20063 王爱英.计算机组成与结构(第4版)M.北京：清华大学出版社，20064 唐朔飞.计算机组成原理 (第2版) M. 北京：高等教育出版社，20035 杜建国.Veriling HDL 硬件描述语言。北京：国防工业出版社，20036 阎石.数字电子技术基础（第五版）北京：高等教育出版社，2003
11、7 庄镇泉 胡庆生，电子设计自动化M北京，科学出版社，2000 附 录（电路原理图）图1.计数器原理图图2.底层原理图课程设计总结：经过近半个月的计算机组成原理课程设计，使我进一步了解了计算机组成原理这门课的真正含义，使我对计算机的硬件基础有了一些了解。在这次实验中有许多不明白的地方，通过查找参考书使我学到了许多在课堂上学不到的东西，并且锻炼了自己的动手能力，最重要的是使我理解了计算机是怎么工作的，使我受益菲浅。刚开始的时候对题目没有头绪，不知道如何下手，特别是对RZI码一点不熟悉，网上也找不着资料，只能依靠老师的提示和解答。后来经过和老师的探讨，以及查阅资料，弄清了实验目的后弄懂题目，以及深层的原理后。随着课程设计的逐渐进行，整体的思路也逐渐明晰起来，开始加快了设计的进度。理解了运行的原理后，我大胆创新，放弃了前人所用的12个寄存器的方法，认为那样浪费资源，效率不高，而是将寄存器的数量减小到了5个。从而提高了资源利用效率。降低了成本。我觉得大学期间的各类课程设计对于我们来说是非常重要的，只有理论与实践相结合才能达到学习的目的。才能对知识融会贯通。最后要感谢郭老师在课设期间对我的帮助。指导教师评语：指导教师(签字)： 年 月 日课程设计成绩