《电子科技大学半导体集成电路原理温习大纲.docx》由会员分享，可在线阅读，更多相关《电子科技大学半导体集成电路原理温习大纲.docx（16页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、电子科技大学半导体集成电路原理温习大纲第一章微电子：在电子电路和系统的超小型化和微型化经过中逐步构成和发展起来的学科。集成电路：用半导体工艺把电路的有源器件、无源器件以及互连布线以互相不可分离的状态制作在半导体或绝缘材料基片上，最后封装在一个管壳内，构成一个完好的、具有特定功能的电路、组件或系统。集成度：在单块晶片上或单个封装中构成的IC所包含的最大元器件数量包括有源器件和无源器件。特征尺寸：器件中最小线条宽度最小线条宽度与线条间距之和的一半。摩尔定律：集成电路芯片的集成度每两年增加一倍。集成电路的几种主要分类方法：根据集成度的不同分类SSI/MIS/LSI/VLSI/GSI；根据电路功能和所
2、处理信号的不同分类数字IC/模拟IC；所采用的晶体管的不同双极型IC/MOSIC了解微电子集成电路技术的发展趋势：继续沿着摩尔定律前进、开发片上系统SOC、研发量子器件和纳米器件。提高集成度的主要途径有：提高微细加工技术、增大芯片面积、使用大圆片晶圆、简化电路构造、。ICintegratedcircuit、VLSIverylargescale-integration、ULSIultralargescale-integration、SOCsystem-on-chip、IPintellectualproperty、MEMSmicro-electronic-mechanicalsystem、CDcr
3、iticaldimension、SIPsysteminpackage。定比例缩小定律：CE等比例缩小器件的尺寸，增加跨导、减小电容，电源电压同时缩小一样倍数，但是阈值电压不可能缩得太小，漏源耗尽区宽度不可能按比例缩小，电源电压的标准改变会带来很大的不便、CV保倍。持电源电压不变、QCE器件尺寸缩小K倍，而电源电压只缩小K第二章饱和型逻辑IC：关态对应截止态，开态对应饱和态。输出电平稳定、逻辑摆幅大、电路构造简单、功耗较低、使用方便，但是饱和时基区少子存在存储效应，开关速度慢。主要包括各类TTL电路STTL/LSTTL/ASTTL非饱和型逻辑IC：关态对应截止态，开态对应线性区域。无少子存储效应
4、，工作速度快，但是功耗较大，逻辑摆幅较小，电路构造复杂，主要包括ECL/CTL/NTL/DYL电路。集成NPN晶体管中的有源寄生效应：在原有npn上，寄生了一个pnp，npn的B极对应pnp的E极，npn的C极对应pnp的B极。在npn处于饱和和反向工作时，pnp进入放大状态。抑制措施：在npn集电区下面加设n+埋层，增加基区宽度。外延层使用掺金工艺，引入深能级杂质，降低少子寿命。使npn管基区外侧和隔离框保持足够的距离。集成NPN晶体管的无源寄生效应：寄生了7个电容和5个电阻。无源寄生效用使得BJT在高频时的放大倍数下降。抑制措施：深n+集电极接触，同时可使电阻rcs降低、等平面隔离技术、U
5、型槽隔离技术。标准TTL电路工作原理：实际上是一个与非门电路。4个特点：多发射极输入，T1对T2有很强的反抽取作用，使得恢复时间减小，输入端借反偏二极管，使得电路抗反向脉冲干扰能力提高，输出采用推挽构造，输出部分交替工作，相当于CMOS的无比电路，功耗降低，速度提高，输出低电平常，T5管饱和，在向高电平转换时，基区少子存储电荷只能通过R3泻放，上升时间较长。针对“速度不够快这一缺乏，必须设法将晶体管的BC结钳位，迫使晶体管不进入饱和区。由此产生了非饱和TTL电路STTL和抗饱和TTL电路LSTTL。STTL电路抗饱和原理：肖特基二极管SBD导通时主要靠半导体多子导电，高频特性好。其电路的工作原
6、理：但凡可能工作在饱和区或者反向工作区的晶体管即除T4管以外均加SBD钳位。针对上面所讲的T5管泄放缺乏，专门构成了有源泄放网络。电路特点：输入端SBD钳位保护，抗干扰能力加强。由于有SBD，所以反向工作时发射区注入效率降低，进而电放逐大倍数降低，能够减小高电平输入电流。电路瞬态特性较好，速度快。电压传输特性中的转换区陡峭。电路整体抗干扰能力降低，噪声容量有所降低。LSTTL电路：有效限制反向过冲电压。速度快、输入电流小、反向击穿电压较大，可将不同的输入端直接与VCC相连。有源泄放网络的电流泻放能力强。推挽输出级。AS/ALSTTL电路：采用先进的半导体工艺技术，采用介质隔离等平面工艺，减少面
7、积；低能量离子注入构成基区，采用浅结扩散，尽可能减小基区宽度。ECL逻辑工作原理：电流型逻辑开关器件。采用负电源电压系统，提高噪声容限。低电平相等的条件：电阻上的压降一样。第三章双极工艺中的主要隔离技术pn结隔离技术a.在衬底和外延层中间假设与外延层参杂类型一样的埋层，能够降低rcs。b.集电极能够使用加磷穿通扩散技术。c.对通隔离技术：先进行下隔离扩散，再外延，最后上隔离扩散。等平面隔离技术：LOCOS，可缩小管子的面积和寄生电容。双极晶体管制造工艺比拟。泡发射极工艺：用HF漂洗出发射极窗口，再进行扩散。能够降低发射结和集电结的电容。第二代等平面工艺：将发射结和截至隔离墙相连，进一步减小器件
8、尺寸和寄生电容。微电子测试图形的构造分类。双基极条晶体管图形：允许通过大电流，积极电阻小，最高振荡频率高，但是面积大，特征频率低。型集电极图形：增大了集电极面积，降低了集电极的串联电阻，饱和压降小，可通过较大的电流，一般作输出。型集电极图形：增大了电流流过的截面积，允许通过大电流，减小趋边效应。双极型IC中的集成二极管横向PNP、纵向PNP管的构造与特点。BJT和MOSFET的比拟：特性不同工作区的定义不同。工作原理不同：流控器件和压控器件。运输机制不同。与BJT相比，MOSFET的参数离散性较大，跨导低，失调电压较大，噪声大。第四章MOSFET非饱和时的电流公式MOSFET饱和时的电流公式M
9、OSFET非饱和时的跨导MOSFET饱和时的跨导MOSFET非饱和时的漏电导MOSFET饱和时的漏电导品质因数：沟道渡越时间的倒数。当前位置：文档视界电子科技大学半导体集成电路原理温习大纲电子科技大学半导体集成电路原理温习大纲第五章MOS集成中的寄生电阻电容分布式模型集总式模型互联络统在边际电场还可构成寄生电容。选择导电层时的注意事项：防止电迁移现象；使得互连线电阻远小于晶体管电阻，避免出现分压现象；扩散连线尽可能短，避免电荷分享问题。MOS管的寄生电容：MOSFET构造本身会产生5个寄生电容，其中GD寄生电容对于工作速度的影响最大，可等效为一个密勒电容。寄生沟道。预防措施：增加场氧的厚度，但
10、这样易造成台阶陡峭，不利于布线；对场区进行同型注入，提高衬底浓度，但可能造成寄生电容的增大和击穿电压的下降；版图设计时将寄生MOS的扩散区间距拉大，但这样会使得集成度降低；采用低K介质，可减小寄生电容，利于外表平整。闩锁效应。预防闩锁效应的措施：版图设计方面和器件外部的保护措施。反面掺金工艺，减小少子寿命，使得寄生晶体管的电放逐大系数减小；减小电阻RS和RW；版图设计中参加保护环，将内部区域与外围分割；增加电源、地接触孔，加粗电源线，使得布线合理，这样有利于减小有害电位梯度；对输入输出进行保护；采用重掺杂衬底上的外延层，阱下加设埋层；SOI工艺；采用深槽隔离技术；电源并接稳压管、低频时加限流电阻、尽量减小电路中的电容值。LOCOSlocaloxidationofsilicon：使用场氧化层来隔离有源区局部氧化工艺。优点：LOCOS工艺能够较好地隔离外表漏电流，并能较好地实现硅片外表平坦化，利于金属布线。缺点：产生鸟嘴效应，使得沟道宽度W减小，导致漏源电流比设计时的偏低，进而导致窄沟道效应，使得阈值电压快速升高。版图设计规则设计规则等比例设计规则微米设计规则第六章电流源、电流沉：在任何时间内，电流和其两端的电压无关，具有恒流通性的元件，工作在饱和区。电流源：电流源的正端接高电位VDD，能够由一个PMOS构成，其输出电阻Rout为漏电导的倒数。