数字电子技术基础复习题概念题.doc

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1、【精品文档】如有侵权，请联系网站删除，仅供学习与交流数字电子技术基础复习题概念题.精品文档.1.处理 的电子电路是数字电路。（a）交流电压信号 （b）时间和幅值上离散的信号（c）时间和幅值上连续变化的信号 （d）无法确定2.用不同数制的数字来表示2004，位数最少的是 。（a）二进制 （b）八进制 （c）十进制 （d）十六进制3.最常用的BCD码是 。（a）5421码 （b）8421码 （c）余3码 （d）循环码4.格雷码的优点是 。（a）代码短（b）记忆方便（c）两组相邻代码之间只有一位不同 （d）同时具备以上三者5.两个开关控制一盏灯，只有两个开关都闭合时灯才不亮，则该电路的逻辑关系是 。

2、（a）与非 （b）或非 （c）同或 （d）异或6.已知F=ABC+CD，选出下列可以肯定使F=0的取值（a）ABC=011 （b）BC=11 （c）CD=10 （d）BCD=1117.2004个1连续异或的结果是 。（a）0 （b）1 （c）不唯一 （d）逻辑概念错误1.5的5421BCD码是 。2.逻辑表达式中，异或的符号是 ，同或的符号是 。3.逻辑函数常用的表示方法有 、 、 和 。4.用代数法化简逻辑函数需要一定的 和 ，不容易确定化简结果是否是 。5.用卡诺图化简逻辑函数，化简结果一般是最简 式。1.实体（ENTITY）描述一个设计单元的 的信息。（a）行为、元件及连接关系 （b）元

3、件、子程序、公用数据类型（c）名称和端口的引脚等 （d）可编译的设计单元2.结构体（ARCHITECTURE）用于描述设计单元的 。（a）行为、元件及连接关系 （b）元件、子程序、公用数据类型（c）名称和端口的引脚等 （d）可编译的设计单元3.在VHDL语言中，ARCHITECTURE中的语句都是 执行的语句。（a）顺序 （b）并行 （c）即可顺序也可并行 （d）无法确定4.在VHDL程序设计中，下面4个部分， 不是可编译的源设计单元。（a）ARCHITECTURE （b）ENTITY （c）PROCESS （d）PACKAGE5.在VHDL程序中，以下4个部分， 可以有顺序执行语句。（a）结

4、构体（ARCHITECTURE） （b）进程（PROCESS）中的关键词BEGIN前 （c）进程（PROCESS）中的关键词BEGIN后 （d）程序包（PACKAGE）6.结构体中的变量应在VHDL程序中 部分给予说明。（a）结构体对应的实体的端口表中 （b）结构体中关键词BEGIN前 （c）结构体中关键词BEGIN后 （d）程序包（PACKAGE）7.VHDL中的各种逻辑运算中，运算符 的优先级别最高。（a）AND （b）OR （c）XOR （d）NOT8.在VHDL语言中，不同类型的数据是 的。（a）可以进行运算和直接代入 （b）不能进行运算和直接代入（c）不能进行运算但可以直接代入 （d

5、）可以进行运算但不能直接代入9.在VHDL语言中，信号赋值语句使用的代入符是 。（a）= （b）:= （c）= （d）=10.在VHDL语言中，变量的赋值符是 。（a）= （b）:= （c）= （d）=1.两种复合数据类型是 和 。2.进程启动、触发的条件是 发生变化。3.进程的语句是 执行的。4.要使用VHDL的程序包时，要用 语句说明。5.能与逻辑电路图中的器件一一对应的VHDL描述方式是 。1.简述VHDL语言的主要优点。答：VHDL语言的主要优点是：（1）覆盖面广，描述能力强，是一个多层次的硬件描述语言；（2）可读性好，既能够被计算机接受，也容易被人理解；（3）生命期长，它的硬件描述与

6、工艺技术无关，不会因工艺变化而过时；（4）支持大规模设计的分解和已有设计再利用，有利于由多人或多项目组来共同完成一个大规模设计；（5）已成为IEEE承认的一个工业标准，成为一种通用的硬件描述语言。2.判断如下VHDL的操作是否正确，如不正确，请改正。字符a和b的数据类型是BIT，c是INTEGER，执行c=a+b。答：操作不正确，应把a和b的数据类型改为INTEGER。3.一个VHDL模块是否必须有一个实体和一个结构体？是否可以有多个实体和结构体？简述它们的作用。答：一个VHDL模块必须有一个实体，可以有一个或多个结构体。实体描述一个设计单元的外部接口以及连接信号的类型和方向；结构体描述设计单

7、元内部的行为，元件及连接关系，结构体定义出了实体的功能。一.选择填空题1.标准TTL门开门电平Uon之值为 。（a）0.3V （b）0.7V （c）1.4V （d）2V2.TTL与非门输出高电平的参数规范值是 。（a）Uoh1.4V （b）Uoh2.4V （c）Uoh3.3V （d）Uoh=3.6V3.TTL与非门输出低电平的参数规范值是 。（a）Uol0.3V（b）Uol 0.3V （c）Uol0.4V （d）Uol=0.8V4.TTL与非门阈值电压UT的典型值是 。（a）0.4V （b）1.4V （c）2V （d）2.4V5.TTL与非门输入短路电流IIS的参数规范值是 。（a）20A （

8、b）40A （c）1.6mA （d）16mA6.TTL与非门高电平输入电流IIH的参数规范值是 。（a）20A （b）40A （c）1.6mA （d）16mA7.TTL与非门低电平输出电流IOL的参数规范值是 。（a）20A （b）40A （c）1.6mA （d）16mA8.TTL与非门高电平输出电流IOH的参数规范值是 。（a）200A （b）400A （c）800A （d）1000A9.某集成电路封装内集成有4个与非门，它们输出全为高电平时，测得5V电源端的电流为8mA，输出全为0时，测得5V电源端的电流为16mA，该TTL与非门的功耗为 mW。（a）30 （b）20 （c）15 （d）1

9、010.TTL电路中， 能实现“线与”逻辑。（a）异或门 （b）OC门 （c）TS门 （d）与或非门二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.二极管最重要的特性是 。2.逻辑电路中，电平接近于零时称为 ，电平接近Vcc时称为 。3.数字电路中，三极管工作于 状态。4.三极管进入饱和后，若继续增加IB，集电极电流IC 。5.在三极管c、b极间并接 ，可提高三极管开关速度。试分析TTL非门输入端接法如下时，相当于接什么电平？（1）（a）接地；（b）接低于0.8V的电压；（c）接另一TTL电路的输出低平（0.3V）。（2）（a）悬空；（b）接高于2V的电压；（c）接另一TTL电

10、路的输出高电平（3.6V）。解：（1）（a）、（b）、（c）中的输入均小于TTL门的关门电平Uoff（UIILmax=0.8V），因此，相当于接低电平。（2）（a）输入端悬空，相当于入端对地接无穷大电阻，它远大于开门电阻RON，TTL门输入悬空，相当于接高电平；（b）、（c）中的输入电压大于或等于TTL门的开门电平Uon（UIHmin=2V），因此，相当于接高电平。设计一个发光二极管（LED）驱动电路，设LED的参数为UF=2.2V，ID=10mA；若Vcc=5V，且当LED发亮时，电路的输出为低电平，选择集成门电路的型号，并画出电路图。解：根据题意，可画电路图（1）决定限流电阻R之值（取UO

11、L=0.4V）R=103=240（2）选用门电路的型号：由于电路输出为低电平时LED发光，要求所选门电路的IOLmax ID=10mA，可选74系列TTL门7404非门。一.选择填空题1.10-4线优先编码器允许同时输入 路编码信号。（a）1 （b）9 （c）10 （d）多2.74LS138有 个译码输入端和 个译码输出端。（a）1 （b）3 （c）8 （d）无法确定3.利用2个74LS138和1个非门，可以扩展得到1个 线译码器。（a）2-4 （b）3-8 （c）4-16 （d）无法确定4.用原码输出的译码器实现多输出逻辑函数，需要增加若干个 。（a）非门 （b）与非门 （c）或门 （d）或

12、非门5.七段译码器74LS138的输入是4位 ，输出是 。（a）二进制码 （b）七段码 （c）七段反码 （d）BCD码6.多路数据选择器MUX的输入信号可以是 。（a）数字信号 （b）模拟信号 （c）数模混合信号 （d）数字和模拟信号7.与4位串行进位加法器比较，使用超前进位全加器的目的是 。（a）完成自动加法进位（b）完成4位加法 （c）提高运算速度 （d）完成4位串行加法8.功能块电路内部一般是由 组成。（a）单片MSI （b）多片MSI （c）各种门电路 （d）无法确定9.某逻辑电路由一个功能块电路组成，整体电路的逻辑功能与这个功能块原来的逻辑功能 。（a）一定相同 （b）一定不同 （c

13、）不一定相同 （d）无法确定二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.所谓组合逻辑电路是指：在任何时刻，逻辑电路的输出状态只取决于电路各 的组合，而与电路 无关。2.在分析门级组合电路时，一般需要先从 写出逻辑函数式。3.在设计门级组合电路时，一般需要根据设计要求列出 ，再写出逻辑函数式。4.要扩展得到1个6-64线译码器，需要 个74LS138。5.基本译码电路除了完成译码功能外，还能实现 和 功能。试用译码器设计1位二进制数全减运算电路。解：本题的目的是练习用译码器实现多输出逻辑电路。（1）规定逻辑变量设输入逻辑变量Ai为被减数、Bi为减数、Ci-1为低位的借位，输出

14、逻辑函数Si为差、Ci为本级的借位输出信号。根据设计要求写出逻辑真值表。（2）设计电路由于本设计有Ai、Bi和Ci-1共3个输入量，故选用3-8线译码器实现电器最为简便。首先将输出逻辑表达式写为最小项和的形式Si=Ci=选用3-8线译码器74LS138和双4输入与非门74LS20实现的逻辑电路设计见图，将Ai、Bi、Ci-1接译码器的输入A2A1A0，74LS138的输出为低电平有效，故在输出端接与非门。试设计一个码制转换电路。K为控制信号，K=0时，输入DCBA为8421码，输出L3L2L1L0为循环码。K=1时，输入为循环码，输出S3S2S1S0为8421码。解：（1）规定逻辑变量和列代码

15、转换表当控制量K=0时，输入DCBA为8421码，输出L3L2L1L0为循环码；当控制量K=1时，输入DCBA为循环码，输出S3S2S1S0为8421码。列出代码转换表。（2）电路设计分析上述逻辑关系，电路可用2个功能电路实现。其一为最小项产生电路，用4-16线译码器74154实现较为方便；另一为控制、输出电路，在控制信号K作用下，输出不同的码制，选用SSI器件实现。将输入输出逻辑式用译码器的逻辑函数形式写出。表和公式略简述用译码器或多路选择器实现组合逻辑电路的不同之处。答：不同器件都各具特点，如译码电路除具有译码功能外，还可实现多输出逻辑函数的电路功能以及作为多路分配电路使用；多路选择器可实

16、现单输出逻辑函数功能电路，还可将并行数据转换为串行输出。根据什么判断简单电路中的险象存在？答：方法如下：（1）代数法。代数法是通过电路的逻辑表达式来检查电路中是否存在险象的方法。对于n个变量的逻辑表达式L=f(X1,X2，Xn)，当任选其中n-1个输入变量之值为0或1，使表达式仅为某一单变量X的函数，并可写为L=XX或L=X+X的形式时，可判定险象存在。（2）卡诺图法。在卡诺图中，某两项所对应的包围圈存在相邻而不相交的关系，则可判断逻辑电路中存在险象。一.选择填空题1.两个与非门构成的基本RS触发器，当Q=1、Q=0时，两个输入信号R=1和S=1。触发器的输出Q会 。（a）变为0 （b）保持1

17、不变 （c）保持0不变 （d）无法确定2.同步RS触发器的两个输入信号RS为00，要使它的输出从0变成1，它的RS应为 。（a）00 （b）01 （c）10 （d）113.基本RS触发器的输入直接控制其输出状态，所以它不能被称为 触发器。（a）直接置1、清0 （b）直接置位、复位 （c）同步 （d）异步4.如果把D触发器的输出Q反馈连接到输入D，则输出Q的脉冲波形的频率为CP脉冲频率f的 。（a）二倍频 （b）不变 （c）四分频 （d）二分频5.某触发器的2个输入X1、X2和输出Q的波形如图所示，试判断它是 触发器。（a）基本RS （b）JK （c）RS （d）D6.要使JK触发器的输出Q从1

18、就成0，它的输入信号JK就为 。（a）00 （b）01 （c）10 （d）无法确定7.如果把触发器的JK输入端接到一起，该触发器就转换成 触发器。（a）D （b）T （c）RS （d）T8.如果触发器的次态仅取决于CP 时输入信号的状态，就可以克服空翻。（a）上升（下降）沿 （b）高电平 （c）低电平 （d）无法确定二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.JK触发器的特性方程为 。2.同步触发器在一个CP脉冲高电平期间发生多次翻转，称为 。3.在时钟脉冲CP=1期间，主从JK触发器中主触发器状态只能变化一次的现象被称为 。4.维持阻塞D触发器的状态由CP上升沿D的状态决

19、定，所以它是 。5.教材中介绍了两种可防止空翻的触发器是 和 。6.利用串行输入、并行输出的移位寄存器可以方便的实现 。什么是触发器的不定状态，如何避免不定状态的出现？答：基本RS触发器中，当R=0、S=0时，触发器两个输出都为1，不再是互补关系，且在输入低电平信号同时变为高电平后，触发器的状态不能确定。此时称为触发器的不定状态。在正常工作时，不允许输入端R和S同时为0，即要求输入信号遵守R+S=1的约束条件。可通过控制R、S输入信号或选用其他无约束条件的触发器。什么是触发器的空翻现象，如何避免空翻？答：同步触发器在CP=1期间，输入信号都能影响触发器的输出状态。这种触发方式（称电平触发方式）

20、中，在一个CP脉冲期间触发器发生两次或两次以上翻转的现象称为空翻。在数字电路中，为保证电路稳定可靠地工作，要求一个CP脉冲期间，触发器只能动作一次。为防止空翻，须对CP持续时间有严格规定或对电路结构进行改进，如采用主从结构触发器或边沿D触发器等可克服空翻。一.选择填空题1.欲增加集成单稳电路的延迟时间tw，可以 。（a）提高Vcc （b）降低Vcc （c）增大CX （d）减小RX2.为了检测周期性复现的脉冲列中是否丢失脉冲或停止输出脉冲，可用 电路。（a）可重触发单稳 （b）单触发单稳 （c）施密特触发器 （d）555定时器3.顺序加工控制系统的控制时序可用 电路实现。（a）施密特触发器 （b

21、）单稳态触发器 （c）多谐振荡器 （d）集成定时器4.在环形振荡器中，为了降低振荡频率，通常在环形通道中串入 。（a）更多非门 （b）电感L （c）RC环节 （d）大容量电容5.门电路与RC元件构成的多谐振荡器电路中，随着电容C充电、放电，受控门的输入电压u1随之上升、下降，当u1达到 时，电路状态迅速跃变。（a）Uoff （b）UT （c）Uon （d）UOH6.在对频率稳定性要求高的场合，普遍采用 振荡器。（a）双门RC （b）三门RC环形 （c）555构成 （d）石英晶体7.555集成定时器构成的施密特触发器，当电源电压为15V时，其回差电压UT值为 。（a）15V （b）10V （c）

22、5V （d）2.5V8.555集成定时器构成的单稳态触发器，其暂态时间tw= 。（a）0.7RC （b）RC （c）1.1RC （d）1.4RC9.改变 之值不会影响555构成单稳态触发器的定时时间tw。（a）电阻R （b）电容C （c）C-U端电位 （d）电源Vcc10.改变 值，不会改变555构成的多谐振荡器电路的振荡频率。（a）电源Vcc （b）电阻R1 （c）电阻R2 （d）GND二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.根据制作工艺的不同，集成施密特触发器可分为 和 两大类。2.要消除脉冲顶部和底部的干扰信号，可用 电路。3. 电路能把幅度满足要求的不规则波形变

23、换成前后沿陡峭的矩形波。4.TTL与非门构成的微分单稳电路中，若出现tw1tw时，可采用 电路解决。5.TTL集成单稳态电路中，定时元件RX取值范围为 ，CX取值范围为 ，暂稳时间tw的范围为 。6.CMOS精密单稳中，定时元件RX、CX可在 范围选择，定时时间tw的范围为 。7.门电路和定时元件RC构成的振荡电路中，随着电容C的充电、放电，是路不停地在两个 态之间转换，产生 波。8.RC振荡器的频率稳定性仅为 ，而石英晶体振荡器的频率稳定性可达 。试用集成定时器555设计一个100HZ，占空比为60%的方波发生器。解：T0=t1+t2=0.7+0.7=0.7(R1+2R2)C=0.01s 占

24、空比q=0.6 由得70（R1+2R2）C=ls 由得R2=2 R1 取C=1F，再将代入得R1=2.86k， R2=5.72k。一.选择填空题1.从电路结构上看，时序电路必须含有 。（a）门电路 （b）存储电路 （c）RC电路 （d）译码电路2.下面描述同一逻辑电路内、外输入输出逻辑关系的方程中， 表明该电路为时序逻辑电路。（a）Z（tn）=FX(tn),Q(tn) （b）W(tn)=HX(tn),Q(tn)（c）Q(tn+1)=GW(tn),Q(tn) （d）Y(tn)=GX(tn),Q(tn)3.时序电路的逻辑功能不能单由 来描述。（a）时钟方程 （b）状态方程 （c）状态转换表 （d）

25、状态转换图4.每经十个CP脉冲状态循环一次的计数电路，知其有效状态中的最大数为1100，则欠妥的描述是 。（a）模10计数器 （b）计数容量为10 （c）十进制计数器 （d）十二进制计数器5.欲把36kHz的脉冲信号变为1Hz的脉冲信号，若采用十进制集成计数器，则各级的分频系数为 。（a）（3，6，10，10，10） （b）（4，9，10，10，10）（c）（3，12，10，10，10） （d）（6，3，10，10，10）6.用集成计数器设计n进制计数器时，不宜采用 方法。（a）置最小数 （b）反馈复位 （c）反馈预置 （d）时钟禁止7.欲把一脉冲信号延迟8个TCP后输出，宜采用 电路。（a）

26、计数器 （b）分频器 （c）移位寄存器 （d）脉冲发生器8.欲把并行数据转换成串行数据，可用 。（a）计数器 （b）分频器 （c）移位寄存器 （d）脉冲发生器二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.全同步集成计数器是指除构成计数器的所有触发器公司同一CP源外，其他任何操作都必须借助于 的计数器。2.用集成计数器实现任意进制时，采用 控制计数循环的方法实现的电路工作较为可靠。3.用 控制计数循环的方法实现任意进制计数电路时存在瞬态。4.X进制计数电路中，若所有Q同时输出，则为 功能；若仅由最高位输出，则为 功能。5. 的计数器称为可逆计数器。6.首尾相连的n位移位寄存器被

27、称为 寄存器，其工作循环的独立状态数为 。7.n位移位寄存器最高位Qn-1取非后再反馈到串行数据输入DSR，被称为 寄存器，其工作循环的独立状态数为 。8.顺序脉冲分配器分为 型和 型。现有异步十进制加法集成计数器74290，要求（1）试用74290设计5421码十进制计数器；（2）列出计数器态序表；（3）画出各Q的波形图。解：本题的目的是让学习者了解74290构成十进制计数器的另一种方法，了解5421BCD码，认识其计数态序表和工作波形图。（1）只要将外CP送入74290的CP1，而将Q3接到CP0，即可构成5421 BCD计数器，电路逻辑图如图。此时，其输出高低位顺序与前不同，为Q0Q3Q

28、2Q1，如外端子标注Q3Q2Q1Q0。（2）计数态序表CPQ3 Q2 Q1 Q001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0（3）5421 BCD计数器的波形如图。试用同步十进制集成计数器74160设计同步六十进制计数器。解：本题的目的是为了进一步练习用M进制集成计数器增模设计NM的任意进制计数器时，级间连接（控制）方式。（1）N=60=610=N2N；（2）LD2=Q6Q4CO1，D6D5D4=S0=000，（N1=10，自然完成十进制，无需控制）。（3）画逻辑图一.选择填空题

29、1.半导体存储器可分为 和 两大类。（a）RAM （b）DRAM （c）ROM （d）EPROM2.随机存储器可分为 和 两大类。（a）SRAM （b）ROM （c）DRAM （d）EPROM3.小容量RAM内部存储矩囝的字数与外部地址线数n的关系一般为 。（a）2n （b）22n （c）22n （d）2n4.采用双地址译码且分时送入行和列地址信号DRAM内部存储矩阵的字数与外部地址线数n的关系一般为 。（a）2n （b）22n （c）22n （d）2n5.用1M4的DRAM芯片通过 扩展可以获得4M8的存储器。（a）位 （b）字 （c）复合 （d）位或字6.27系列EPROM存储的数据是 可

30、擦除的。（a）不 （b）电 （c）紫外线 （d）融断器7.采用浮栅技术的EPROM中存储的数据是 可擦除的。（a）不 （b）紫外线 （c）电 （d）高压电8.电可擦除的PROM器件是 。（a）EPROM （b）E2PROM （c）PLA （d）PAL9.ROM可以用来存储程序、表格和大量固定数据，但它不可以用来实现 。（a）代码转换 （b）逻辑函数 （c）乘法运算 （d）计数器10.若停电数分钟后恢复供电， 中的信息能够保持不变。（a）RAM （b）COMP （c）ROM （d）MUX二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.PLA、PAL和GAL这一类半定制芯片称为 逻

31、辑器件。2.PROM实质上是一种可编程逻辑器件，因此可用阵列图来描述它。它的与阵列（地址译码器）是 的，它的或阵列是 的。3.PAL是一种阵列型的低密度可编程逻辑器件，它的与阵列是 的，它的或阵列是 的。4.GAL与PAL的最大区别是：它的每一个输出端上都有一个 。5.GAL采用 技术，因此无需紫外线照射即可随时进行修改逻辑。6.已学过的2种高密度可编程逻辑器件是 和 。7.具有硬件加密功能的高密度可编程逻辑器件是 。8.基于SRAM结构的高密度可编程逻辑器件是 。9.一旦断电，就会丢失所有的逻辑功能的高密度可编程逻辑器件是 。10.现代数字系统设计一般采用 的模块化设计方法。存储容量为512

32、4、8K8和256K1的SRAM各有多少根外部地址线和数据线？解：本题的目的是搞清RAM存储容量与外地址线和数据线数的关系，常用的方法是先把存储容量改写成2nm的形式，则对一般较小容量SRAM，地址线数为n、数据线数为m。本题各RAM外部地址线和数据线数如表所示RAM地址线数（n）数据线数（m）5124948K8138256K1181DRAM4164有2根片选线（RAS和CAS）、8根地址线和1根数据线。请判断它的存储容量为多少？解：本题的目的是搞清复用地址线的DRAM存储容量与外地址线和数据线数的关系。对一般DRAM，由于存储容量较大，地址线采用复用方式，存储容量与地址线和数据线数的关系为：

33、存储容量=22nm。 故4164的存储容量=2161=64K1。试提出数字频率计的三种设计方案，比较各种方案的特点。如果用HDPLD来实现，设计方案是最佳吗？简述理由。答：如果是考虑本课程已经学过的内容，数字频率计的三种设计方案为（1）以门电路和触发器等小规模集成电路为主的设计方案；（2）以计数器、译码器等中规模集成电路为主的设计方案；（3）以HDPLD、FPGA等高密度可编程逻辑电路为主的设计方案，特点是IC数量少、设计周期短。比较以上方案，显然用HDPLD来实现的设计方案是最佳。但是如果用数字频率计专用集成电路来设计，方案可能会更好，这显然已超过了本课程的范围。一.选择填空题1.与倒T形电

34、阻网络DAC相比，权电流网络D/A转换器的主要优点是消除了 对转换精度的影响。（a）网络电阻精度 （b）模拟开关导通电阻（c）电流建立时间 （d）加法器2.集成D/A转换器不可以用来构成 。（a）加法器 （b）程控放大器 （c）数-模转换 （d）波形发生电路3.如要将一个最大幅度为5.1V的模拟信号转换为数字信号，要求输入每变化20mV，输出信号的最低位（LSB）发生变化，应选用 位ADC。（a）6 （b）8 （c）10 （d）124.如要将一个最大幅度为9.99V的模拟信号转换为数字信号，要求ADC的分辨率小于10mV，最少应选用 位ADC。（a）6 （b）8 （c）10 （d）125.若双

35、积分A/D转换器第一次积分时间T1取20ms的整倍数，它便具有 的优点。（a）较高转换精度 （b）极强抗50Hz干扰 （c）较快的转换速度 （d）较高分辨率6.逐次渐近型A/D转换器转换时间大约在 的范围内。（a）几十纳秒 （b）几十微秒 （c）几十毫秒 （d）几百毫秒7.双积分A/D转换器转换时间大约在 的范围内。（a）几十纳秒 （b）几十微秒 （c）几百微秒 （d）几十毫秒8.取样-保持器按一定取样周期把时域上 信号变为时域上 信号。（a）连续变化的 （b）模拟 （c）离散的 （d）数字二、填空题（请在空格中填上合适的词语，将题中的论述补充完整）1.集成DAC常采用两种类型是 和 。2.电

36、压输出型D/A转换器的单位量化电压U的大小等于输入 时，DAC输出的模拟电压值。3.DAC的单位量化电压为U，则它的最大输出电压 。4.电流输出型的D/A转换器的后面一般要接一个 电路。5.A/D转换器的最小分辨电压为U，则它的输出Dn为 ，最大的输入电压UImax为 。6.按转换速度，集成ADC可分为 ， 和 模-数转换器。一个8位D/A转换器的最大输出电压为5.10V，它的单位量化电压为多少伏？当输入代码分别为10000000、10001000时，输出电压uo为多少伏？解：目的是搞清楚D/A转换器最大输出和单位量化电压的关系。DAC的单位量化电压U=uomax/(28-1)=0.02V输入

37、代码为10000000时 uo=D8U=1280.02=2.56V输入代码为10001000时 uo=D8U=1360.02=2.72V如果要对输入二进制数码进行D/A转换，要求输出电压能分辨2.5mV的变化量，最大输出电压要达到10V。试选择D/A转换器的位数n。解：本题的目的是根据使用要求正确选择D/A转换器。根据题目要求2.5mV（2n-1）10V可以解出n=12，故应选择12位D/A转换器。双积分型数字电压表是否需要取样-保持电路？请说明理由。解：双积分型数字电压表不需要取样-保持电路。因为它内部的双积分型A/D转换器每一次A/D转换需要几十到几百毫秒，它测量的是输入电压在A/D转换时间的平均值。双积分型数字电压表一般是用来测量基本不随时间改变的电压。