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1、第10章 触发器和时序逻辑电路电子技术基础第10章 触发器和时序逻辑电路 在数字系统中，不仅需要对数字信号进行逻辑运算，也需要将运算结果保存起来，这就需要有记忆功能的逻辑器件。我们把能够存储1位二进制数字信号的基本单元电路叫做触发器。 触发器的输出具有两个互补的稳定状态低电平（0）状态和高电平（1）状态。当在其输入端加入脉冲触发信号时，输出状态可以按一定的规律发生改变，故称触发器。第10章 触发器和时序逻辑电路 根据电路结构的不同特点，触发器分为：基本触发器、同步触发器、主从触发器、边沿触发器等类型；根据逻辑功能的不同，触发器又可分为：RS触发器、JK触发器、D触发器、T触发器和T触发器。他们
2、的逻辑功能的描述通常有4种表示方法：特性表、特性方程、状态转换图以及工作时序图（时间波形图） 时序逻辑电路又称为时序电路，它主要由存储电路和组合逻辑电路两部分组成。电路在任一时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。电路的工作是按照外加时钟信号的时间顺序进行的，电路在某个时钟脉冲作用时的输出与前一个脉冲作用时记住的状态有关。第10章 触发器和时序逻辑电路 10.1 触发器 10.1.1 基本RS触发器 1用与非门构成的基本RS触发器 1）电路结构与逻辑符号 用与非门构成的基本RS触发器的逻辑图和符号如图10-1所示，它由两只与非门交叉耦合构成。Sd和Rd为信号的输入端，低电
3、平有效。Q和Q为输出端，通常情况下，两者逻辑状态相反，并且约定，Q端的状态为触发器的状态。第10章 触发器和时序逻辑电路 2）工作原理 RS触发器电路有两输入端，输出端共有四种组合： （1）置1功能： 当S d= 0，R d = 1时，根据与非门的逻辑功能，Q = 1Q = 0。由于Q端又反馈到G1的另一输入端，这时即使S d变为高电平，Q端仍能保持高电平状态不变。由于S d端加低电平能使触发器置1，故称S d端为置位端或置1端。 （2）置0功能。当S d = 1、R d = 0时，Q = 0，Q = 1，在R d = 0的信号消失后，同样可以保持Q为0状态不变。由于R d端加低电平能使触发器
4、置0，故称R d端为复位端或置0端。第10章 触发器和时序逻辑电路 （3）保持功能。当R d =S d = 1时，触发器的状态并不改变，即保持R d = S d= 1信号确定之前触发器的状态。这是因为：如果之前的状态Q = 0，由于Q反馈到G2的输入端使G2输出为高电平，保证Q = 1，而Q = 1又反馈到G1的另一输入端和R d = 1共同作用使G1导通，维持Q = 0；如果之前的状态Q = 1，则G2导通，维持Q = 0，而Q = 0又使G1输出高电平，维持Q = 1。第10章 触发器和时序逻辑电路 （4）禁用状态。当R d = S d = 0时，根据电路结构，与非门G1、G2的输出Q =
5、 Q = 1，这种状态与“触发器具有两个互补的稳定状态”的定义相矛盾，因此实际应用时总是尽量避免出现这样的状态。如果出现了这样的状态，且出现由R d= S d = 0同时变为R d = S d = 1的情况时，触发器状态的变化完全取决于G1、G2门的传输延迟时间，而门的传输延迟时间是不确定的，故触发器输出的状态也不确定，这种情况叫做不定状态。 把R d 和 S d 不能同时为0作为输入信号的约束条件，即R d + S d= 1。第10章 触发器和时序逻辑电路 3）逻辑功能描述 （1）特性表 通过以上分析可知，触发器的输出状态与信号加入之前的状态有很大关系，我们规定：触发器在加入信号之前所记忆的
6、状态，称为现态，以Qn表示；触发器在加入信号之后建立的新的稳定状态，称为次态，用Qn+1表示。显然，Qn+1和Qn、R d、S d之间的逻辑关系可用真值表来表示，如表10-1所示。为了与组合逻辑电路的真值表相区别，我们将这种表叫做特性表。表中S d、R d、Qn的000、001两种状态在正常工作时是不允许出现的，所以在对应的Qn+1取值处打上“”号，以示区别，在化简时可以当作约束项处理。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 （2）特性方程 反映触发器在输入信号的作用下，次态Qn+1与输入信号初态Qn之间逻辑关系的方程，称为触发器的特性方程，它可以由特性表推出。基本RS触
7、发器的特性方程如下：第10章 触发器和时序逻辑电路 （3）时序波形图 基本RS触发器的时序波形图如图10-2所示。 第10章 触发器和时序逻辑电路 2集成基本RS触发器 1）电路结构与符号 CMOS型集成RS触发器CC4044的逻辑图及其引脚排列如图10-3所示。图10-3中的TG叫CMOS传输门，它是由使能端EN（EN）控制其开关（器件接通或断开；当EN=0时，断开，TG相当于高阻。因此，经过传输门TG后，输出端具有三态功能，故该集成电路又叫做三态RS锁存触发器。第10章 触发器和时序逻辑电路 由图10-3可见，CC4044芯片中包含4个基本RS触发器，它们共用同一个使能端EN。第10章 触
8、发器和时序逻辑电路 10.1.2 同步触发器 在一个较复杂的数字系统中，引入一个公用的同步信号，使这些触发器只有在同步信号到达时才同时翻转。通常称此同步信号为时钟脉冲信号，简称时钟，用CP（Clock Pulse）表示。将具有时钟控制的触发器称为钟控触发器或同步触发器。 同步触发器包括同步RS触发器、同步D触发器；这里只介绍前者。第10章 触发器和时序逻辑电路 1电路结构与符号 由与非门构成的同步RS触发器的逻辑图和符号如图10-4所示。门G1和G2组成基本RS触发器，门G3和G4组成输入控制电路。其中CP为时钟脉冲输入端。S、R为驱动信号输入端，Q和Q为输出端。S d、R d为直接置位端和复
9、位端，不用时应设置为S d = R d = 1。第10章 触发器和时序逻辑电路 2工作原理 （1）逻辑功能分析 设：S d = R d = 1， 当CP = 0时，门G3、G4输出高电平，触发器保持原状态不变。 当CP = 1时，此时S、R端的信号可以通过G3、G4门作用到基本RS触发器的输入端，使触发器的状态随R和S的状态而变化：这时 若S = R = 0，则触发器保持原来状态不变，即Qn+1 = Qn； 若S = 0，R = 1，则触发器复位，Qn+1 = 0； 若S = 1，R = 0，则触发器置位，Qn+1 = 1; 若S = R = 1 ，则在CP = 1期间Q = Q = 1，不满
10、足触发器互补输出的要求，在CP由1变0以后，Q的状态是0是1不能确定，因此，实际应用时这种情况是不允许出现的。第10章 触发器和时序逻辑电路 3逻辑功能描述 （1）特性表 同步RS触发器的特征表如表10-2所示。第10章 触发器和时序逻辑电路 （2）特性方程 同步RS触发器的特征方程： 式中，SR = 0是约束条件，它指出输入信号R和S不能同时为1。还应特别指出，只有在 CP = 1时特性方程才是有效的。第10章 触发器和时序逻辑电路 （3）波形图 同步RS触发器的波形图如图10-5所示。第10章 触发器和时序逻辑电路 4触发器初始状态设置 在实际应用中，有时需要在CP脉冲到来之前将触发器置成
11、某一初始状态。为此，在触发器电路中都设置了专门的直接置位端S d、和直接复位端R d。在CP = 0期间，通过在S d端或R d端加低电平，使其完成复位或置位功能，故也称S d为异步置位端，R d为异步复位端。初始状态预置完毕后，S d和R d端均应处于高电平，触发器即可进入同步工作状态。第10章 触发器和时序逻辑电路 5触发方式 触发器输出状态的变化是受时钟脉冲信号控制的，这种控制作用叫做触发，不同结构的触发器表现出不同的触发方式。同步RS触发器的状态转换发生在CP脉冲的高电平或低电平期间，故称为电平触发方式。与此相对应的还有边沿触发方式，即只在CP脉冲的下降沿或上升沿的瞬间触发器发生翻转，
12、而在CP =0或CP = 1期间驱动信号的变化对触发器次态输出并无影响。电平触发方式要求驱动信号在CP为高电平期间保持不变，边沿触发方式要求驱动信号在CP的边沿保持不变，因此，边沿触发器的抗干扰能力较强。第10章 触发器和时序逻辑电路 6同步触发器的空翻现象 如图10-6所示，在同一个时钟脉冲作用期间，触发器发生两次或以上的翻转现象叫触发器的空翻。空翻能造成系统的误动作。第10章 触发器和时序逻辑电路 10.1.3 主从触发器 为了便于控制，克服同步触发器的空翻现象，希望在每个时钟周期里输出端的状态只能改变一次，这样就在同步触发器的基础上发展了主从结构的触发器。主从触发器由两级触发器构成，其中
13、一级直接接收输入信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补，从而有效地克服了空翻。 主从触发器包括主从RS触发器和主从JK触发器。该类触发虽然实现了边沿触发的功能，但应然存在着容易因受到干扰而出现误动作的问题，实际使用中，较多的使用边沿触发器。第10章 触发器和时序逻辑电路 10.1.4 边沿触发器 边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将输入的时间也控制在CP触发沿到来前的一瞬间，在其他时间，触发器的输出处于保持不变的状态。因此，边沿触发器既没有空翻现象，也没有一次变化的问题，从而级大的提高了触发器的工作可看性和抗干扰
14、能力。边沿触发器又分为上升沿（前沿）和下降沿（后沿）触发两种类型触发器。第10章 触发器和时序逻辑电路 1边沿D触发器 1）逻辑符号 边沿D触发器（以下称D触发器）的逻辑符号如图10-7所示，其中S d和R d位两个异步输入端，低电平有效。无论CP处于何种状态，S d为低电平时能可靠地使触发器置l（Q = 1），R d为低电平时能可靠地使触发器置0（Q = 0），只有在S d和R d都为高电平时，触发器才按照同步输入端的状态变化，也就是说异步输入端的作用优先级高。注意S d和R d端不允许同时为低电平。第10章 触发器和时序逻辑电路 在逻辑符号中，CP信号输入端的“”表示，时钟脉冲的下降边沿触
15、发有效，即在时钟的下降沿时，触发器完成动作；否则，触发器在时钟脉冲的上升边沿完成动作。其他输入端也有类似约定：标有圆圈的信号端，低电平时有效；否者，信号端高电平时有效。 第10章 触发器和时序逻辑电路 2）特性表 D触发器的逻辑功能，可用表10-3所示的特性表来表示，其中，前2行表示异步输入端起作用时触发器的功能；后4行表示其在同步输入端作用时的特性。可以看出，无论Qn的状态如何，只要有CP脉冲的上升沿到来，Qn+1的状态就由D的状态决定，当D = 1时，Qn+1 = 1，当D = 0时，Qn+1 = 0。在CP = 0和CP = 1以及CP下降沿时刻其状态均保持不变，因此该触发器具有置0、置
16、1的功能。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 3）特性方程 根据D触发器的特性表，以驱动信号D和触发器的现态Qn作为逻辑变量，可作出其次态变量Qn+1的卡诺图，如图10-8所示。由次态卡诺图可写出D触发器的特性方程为： 第10章 触发器和时序逻辑电路 4）时序波形图 如果不考虑触发器的传输延迟时间，D触发器的时序波形图如图10-9所示。第10章 触发器和时序逻辑电路 2边沿JK触发器 1）电路结构与符号 边沿JK触发器（以下称JK触发器）的逻辑符号如图10-10所示，其中S d和R d为两个异步输入端，它们的功能与D触发器相同。 第10章 触发器和时序逻辑电路 2）特
17、性表 JK触发器的逻辑功能可用表10-4所示的特性表来表示，其中前2行表示了触发器具有异步置1和置0的功能，后8行表示了其同步工作的情况。这里要特别强调的是，下降沿触发的边沿触发器只在CP的下降沿时刻J、K端的信号才有效，也只有在这个时刻其状态才更新，在CP = 0和CP = 1以及CP上升沿时刻触发器的状态均保持不变。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 当J = K = 0时，Qn+1 = Qn，触发器保持原来的状态；当J = 0、K = 1时，无论Qn为什么状态，触发器置0，即Qn+1 = 0；当J = 1、K = 0时，无论Qn为什么状态，触发器置1，即Qn+1
18、 = 1；当J = K = 1时，Qn+1 = Qn，触发器的状态和原来的状态相反，称此功能为翻转，可见JK触发器是功能最完善的触发器。第10章 触发器和时序逻辑电路 3）特性方程 根据JK触发器的特性表，以驱动信号J、K和触发器的现态作为逻辑变量，可作出次态卡诺图，如图10-11所示。 由次态卡诺图可写出JK触发器特性方程为：第10章 触发器和时序逻辑电路 4）时序波形图 JK触发器的时序波形图如图10-12所示，这里没有考虑触发器的传输延迟时间。第10章 触发器和时序逻辑电路 3T和T边沿触发器 1）T触发器 将JK触发器的J、K端连在一起所构成的触发器称为T触发器，如图10-13（a）所
19、示，其逻辑符号如图10-13（b）所示。 第10章 触发器和时序逻辑电路 由JK触发器的特性方程很容易得到T触发器的特性方程为： 2）T触发器 若使T触发器的驱动输入端 T = 1，则 Qn+1 = Qn，即每来一个时钟脉冲触发器就翻转一次，这种只具有翻转功能的触发器叫做T触发器。第10章 触发器和时序逻辑电路 10.1.5 触发器的相互转换 1将D触发器转换为其他逻辑功能的触发器 已知D触发器的特性方程为Qn+1 = D。 （1）将D触发器转换为JK触发器 待求JK触发器的特性方程为Q(n+1)=J(Qn )+K Qn，比较两特性方程，得 此式很容易用与非门 来实现，转换后的JK 触发器的电
20、路如图10-14所示。第10章 触发器和时序逻辑电路 （2）将D触发器转换为T、T触发器 T触发器的特性方程为Q(n+1)=T(Qn )+T Qn，与D触发器特性方程相比较，得 D = TQ + TQ 由上式可画出转换后的逻辑电路图，如图10-15所示。设：T = 1，则D = (Qn )，即为T触发器，如图10-16所示。第10章 触发器和时序逻辑电路 2将JK触发器转换为其他逻辑功能的触发器 JK触发器的特性方程为 （1）将JK触发器转换为D触发器 D触发器的特性方程为 ，比较两特性方程，得 由上式可画出转换电路，如图10-17所示。第10章 触发器和时序逻辑电路 （2）将JK触发器转换为
21、T、T触发器 T触发器的特性方程为 ，比较两特性方程，得J = K = T，由此式可画出转换电路，如图10-18所示。如令T = 1，即J = K = 1，则为T触发器。第10章 触发器和时序逻辑电路 10.2 时序逻辑电路概述 10.2.1 时序逻辑电路的结构及特点 时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。组合逻辑电路的输出只与当时的输入有关，而与电路以前的状态无关。时序逻辑电路是一种与时序有关的逻辑电路，任一时刻的稳定输出不仅取决于该时刻的输入，还和电路原来的输入和历史状态有关（具有记忆功能）。因此，时序逻辑电路中必须含有具有记忆能力的存储器件。存储器
22、件的种类很多，如触发器、延迟线、磁性器件等，但最常用的是触发器。时序逻辑电路以组合逻辑电路为基础，又与组合逻辑电路不同。第10章 触发器和时序逻辑电路 时序逻辑电路有两个特点：第一，时序逻辑电路包含组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成；第二，存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。第10章 触发器和时序逻辑电路 时序逻辑电路的结构如图10-19所示，它由组合逻辑电路和存储电路两部分构成。其中存储电路通常由触发器组成。图中X（x1，x2，xi）为时序电路的外部输入信号；Y（y1，y2，yj）为时序电路的输出信号；Z（z1
23、，z2，zk）为存储电路（触发器）的输入信号 （也称为驱动信号或激励信号），用来确定触发器的次态；Q（q1，q2，ql）为存储电路的状态信号。时序电路的组合逻辑部分用来产生电路的输出和驱动，存储电路部分是用其不同的状态来记忆电路过去的输入情况。时序电路就是通过存储电路的不同状态，来记忆以前的状态。设时间t时刻记忆元件的状态输出为Q（q1n，q2n，qln）称为时序电路的现态。那么，在该时刻的输入及现态Q的共同作用下组合电路将产生输出Y及驱动Z。而驱动用来建立存储电路的新的状态输出，通产可表示为q1n+1，q2n+1，qln+1，称为次态。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑
24、电路 10.2.2 时序逻辑电路功能的描述方法 1逻辑电路图 用触发器、门电路等逻辑符号来描述逻辑电路功能的图形即为逻辑电路图。逻辑电路图是重要的逻辑功能描述方法。 2逻辑方程式 图10-19中，X，Y，Z，Q之间的逻辑关系可以用3个向量方程来描述： 输出方程：第10章 触发器和时序逻辑电路 式中，Qn表示触发器的现态；Qn+1表示触发器的次态。 上述方程表明，时序电路的输出和次态是现时刻的输入和状态的函数。需要指出的是，状态方程是建立电路次态所必需的，是构成时序电路最重要的方程。 按照存储单元状态变化的特点，时序电路可分为同步时序电路和异步时序电路两大类。在同步时序电路中，所有触发器的状态变
25、化都是在同一时钟信号作用下同时发生的。而在异步时序电路中，各触发器状态的变化不是同时发生的，而是有先有后。第10章 触发器和时序逻辑电路 3状态表 反映时序电路的输入、输出以及状态之间关系的表格叫该电路的状态转换真值表， 简称状态表。一般时序电路的状态转换表的形式如表10-5所示。第10章 触发器和时序逻辑电路 4状态图 反映时序电路状态的转换规律及相应输入、输出取值情况的几何图形叫做状态转换图，简称状态图，其构成如图10-20所示。图中的圆圈表示各种可能的状态；箭头线表示触发器状态改变的途径，即从现态（Qn）转换到次态（Qn+1）的过程；箭头线上的旁注为导致状态改变的输入条件和改变后的输出状
26、态。用状态图描述电路逻辑功能，不仅能反映输出状态与输入状态之间的关系，而且能将存储电路之间状态转换的过程反映清楚。第10章 触发器和时序逻辑电路 5时序图 时序图又叫做工作波形图，它形象地表达了输入信号、输出信号、电路状态等的取值在时间上的对应关系。用时序图描述时序电路，便于了解电路的工作过程，可以对电路的各种信号与状态之间发生转换的时间顺序有直观的认识。第10章 触发器和时序逻辑电路 10.3 时序逻辑电路的分析 时序逻辑电路的分析，就是对给定的时序逻辑电路的结构，确定该电路能够完成的功能。对于给定的时序逻辑电路，可以按照以下步骤分析其功能。 （1）写方程式。根据电路写出每个触发器的时钟方程
27、、驱动方程及输出方程。 （2）列出状态方程。将驱动方程代入相应触发器的特性方程中，可得到每个触发器的状态方程。 （3）列出状态转换真值表。其方法是：首先依次假设各触发器的现态Qn，然后将其代入电路的状态方程和输出方程中，计算并列出次态及输出状态的值；最后将计算结果填入表格中，列出状态转换真值表。 （4）根据状态表画出反映电路状态转换规律的状态转换图；同时画出反映输入输出信号及各触发器状态在时间上对应关系的时序图。 （5电路能否自启动并确定电路的逻辑功能。 各步骤不是必须的，可根据实际电路的繁简程度，省略某些步骤。第10章 触发器和时序逻辑电路 【例10-1】试分析图10-21所示时序电路的逻辑
28、功能。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 （5）说明逻辑功能：由以上分析可以看出，电路状态在每加入6个时钟脉冲信号时电路状态循环变化一次。因此，这个电路具有对时钟脉冲信号计数的功能，即该电路是一个同步六进制计数器。000101的6个状态为有效状态，有效状态构成的循环为有效循环。110，111两个状态不在有效循环中，称为无效状态。在CP脉冲的作用下，如果无效状态能进入有效循环，称其为具有自启动能力；反之，无效状态在CP脉冲的作用下不能进入有效循环，则说明电路不能自启动。通常，状态图
29、中若存在两个或两个以上的循环时，即除了有效循环外，还存在无效循环，电路一定不能自启动。显然，图10-21所示的电路能够自启动。第10章 触发器和时序逻辑电路 10.4 集成计数器的功能及应用 10.4.1 计数器的特点和分类 1计数器及其特点 在数字电路中，计数器就是对输入脉冲个数进行计数的逻辑电路。在数字仪器和数字系统中，计数器的应用十分广泛，它不仅能用于对时钟脉冲个数进行计数，还可以用作分频、定时、产生节拍脉冲，用以实现数字测量、运算、程序控制、事件统计等。第10章 触发器和时序逻辑电路 计数器的种类繁多，通常对其进行如下分类： （1）按计数器中各触发器计数脉冲作用方式分类，可分为同步、异
30、步计数器； （2）按计数器有效循环中状态数（称为模数或计数长度）的不同，可分为二进制计数器、十进制（模10）计数器和N进制（模N）计数器； （3）按计数过程中有效状态数值的增、减分类，可分为加法、减法和可逆计数器。第10章 触发器和时序逻辑电路 10.4.2 二进制计数器 二进制计数器可分为同步加法计数器、同步减法计数器、异步加法计数器、异步减法计数器，下面以同步二进制加法计数器为例进行介绍： 如图10-23所示是用4个下降沿触发的JK触发器构成的4位同步二进制加法计数器。图中4个触发器采用同一计数脉冲CP。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 根据驱动方程，可知最低位
31、触发器是每来一个CP脉冲下降沿，状态翻转一次。其他触发器只有在低位触发器状态均为1时，时钟CP脉冲再到来时，触发器状态才发生翻转。当所有触发器输出全为1时，再来一时钟脉冲，触发器状态全部翻转为0，同时产生进位输出。进位输出是对每个触发器输出端Q进行与运算的结果。根据状态方程可列出状态表，同步二进制加法计数器的状态表如表10-7所示。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路同步二进制加法计数器的状态转换图如图10-24所示。第10章 触发器和时序逻辑电路 同步二进制加法计数器的时序图如图10-25所示。如果CP脉冲的频率为f，Q0、Q1、Q2、Q3的频率分别为1/2f、1/4
32、f、1/8f、1/16f，因此，计数器由称为分频器，具有分频作用。第10章 触发器和时序逻辑电路 10.4.3 十进制计数器 当电路的输出只有10个有效状态时，这时的计数器称为十进制计数器。十进制计数器至少需要有四位触发器构成，而四位触发器的输出状态编码总共有16个状态，使用时必须去掉其中的6个状态，具体去掉哪6个状态，可以有不同的选择。常用的去掉10101111六个状态，即采用8421BCD码的编码方式来表示一位十进制数。第10章 触发器和时序逻辑电路 10.4.4 N进制计数器 当电路的输出有N个有效状态时，这时的计数器称为N进制计数器。N进制计数器至少需要有n位（2n N）触发器构成，在
33、2n个输出状态中选择N个状态，具体选择方法不固定，通常采用8421加权编码方式来表示一位N进制数。 日常设计中常用的计数器通常以中规模集成电路（MSI）存在，表10-8列出了常用集成计数器器件及其主要特点。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 10.4.5 MSI计数器应用 集成计数器的产品一般为4位二进制或十进制计数器。若需要其他进制的计数器，通常可通过适当的组合而得到。 1MSI计数器计数长度的扩展级联 当计数长度较长时，需要将MSI计数器串联，即级联起来使用。通常考虑到级联的需要，集成计数器设置了专供级联使用的输入、输出端，所以级联非常方便。第10章 触发器和时序
34、逻辑电路 1）MSI十进制计数器的级联 图10-26所示的是两片集成十进制加法计数器74LS160的级联，计数长度将增至102 = 100。图中，两片计数器的时钟脉冲都是CP，叫做同步级联。用低位片的进位输出CO去控制高位片的CTP端，使得只有在低位片计满 10个脉冲产生进位输出，即CO = 1时，高位片CP脉冲才有效，执行加一计数，即逢十进一。显然，如果低位是十进制个位的话，则高位无疑是十位。这样，如果N片级联，计数长度将是10N，其计数数码为8421BCD编码。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 2）MSI二进制计数器的级联 图10-27表示的是两片集成4位二进制
35、加法计数器74LS163的级联，图（a）仍为同步接法，图（b）用低位片的进位输出CO去控制高位片的CP端，称为异步接法。所不同的是，在低位片计满24 = 16时，才产生进位输出，使高位加一。因此，如果低位输出Q3Q2Q1Q0的权值大小为23222120，那么，高位输出Q3Q2Q1Q0的权值大小为27262524，这样，就实现了8位二进制加法计数，计数长度为242 = 256。如用M片级联，可实现的计数长度为24M，即为4M位二进制加法计数器。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 2用MSI计数器构成N进制计数器 用集成计数器构成N进制计数器的方法有复位法和置数法。 1）
36、复位法（反馈归零法） 利用计数器的复位控制端（清零端）构成任意进制计数器的方法。当计数器输入N个计数脉冲之后，通过从输出端引入到复位端的反馈线使复位端加上有效电平，从而使计数器输出回到全0状态。用复位法构成N进制计数器所选用的集成计数器的计数容量必须大于N。第10章 触发器和时序逻辑电路 复位法（反馈归零法）的步骤如下。 （1）按照所使用的MSI计数器的类别（二进制或十进制）和清零端的工作模式（异步或同步）写出清零信号（N或N-l）的状态编码。使用4位二进制MSI计数器实现N进制计数时，其清零信号的状态编码为二进制码；采用十进制MSI计数器实现N进制计数时，其清零信号的状态编码为8421BCD
37、码。 （2）求出反馈归零逻辑表达式：Rd = Q1Q2Q3，即计数器在归零状态（N或N-1的状态编码）时为1的Q输出端的连乘积。 （3）画出计数器芯片的外部电路接线图。清零信号低电平有效的用与非门实现；清零信号高电平有效的用与门实现。第10章 触发器和时序逻辑电路 MSI计数器的复位控制端（清零端）分为异步清零和同步清零两种形式。异步清零端不受时钟脉冲控制，只要其有效电平到来，就立即清零；同步清零则需在清零端有效电平和计数脉冲的有效沿的共同作用下才能实现清零。由于这个差异，因而在使用中也就有所不同。 异步复位法适用于具有异步清零控制端的集成计数器。它的清零信号是N的状态编码。第10章 触发器和
38、时序逻辑电路 【例10-2】用复位法将74LS161设计成十二进制计数器。 解：（1）确定清零信号：74LS161是一个4位二进制加法计数器，它具有异步清除端CR，其功能表如表10-9所示。由于异步清零端信号一旦出现就立即生效，使计数器状态变为0000，因而，清零信号是非常短暂的，仅为过渡状态，不能成为计数中的一个有效状态。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 对于4位二进制加法计数器，输人12个计数脉冲后， Q3Q2Q1Q0 = 1100，而十二进制加法计数器输入12个计数脉冲后，Q3Q2Q1Q0 = 0000。因此，应将N = 12的二进制码（1100）作为清零信号
39、，即当计到Q3Q2Q1Q0 = 1100 时，CR = 0立即对计数器清零，使Q3Q2Q1Q0 = 0000，而Q3Q2Q1Q0 = 1100状态也就立即消失，仅为过渡状态，不能成为计数中的一个有效状态。 （2）求反馈归零逻辑: CR= (Q3 Q2 )。第10章 触发器和时序逻辑电路 （3）画电路连接图：图10-28所示的电路是74LS161构成十二进制（N = 12）计数器的电路。 在该电路中，刚出现Q3Q2Q1Q0 = 1100，就立即送到了控制清零端CR，随着计数器被置0，复位信号就随之消失，所以复位信号持续时间很短，电路的归零可靠性不高。 当集成电路具同步清零控制端时（如74LS16
40、3），可采用同步复位法，设计N进制计数器，它的清零信号是N-1的编码状态，如图10-29所示。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 10.5 集成寄存器的功能及应用 10.5.1 寄存器的功能和分类 1寄存器的功能 用来暂时存放二进制数据的逻辑电路称为寄存器。对寄存器的基本要求是：数码要放得进，存得住，取得出。寄存器的记忆单元是触发器。一个触发器可以存储1位二进制数据，存放N位二进制数据需用N个触发器。第10章 触发器和时序逻辑电路 2寄存器的分类 寄存器分为数据寄存器和移位寄存器两类。 数据寄存器只有存放二进制信息的功能，在电子计算机中常被用来存储原始数据、计算结果及
41、地址数据等信息与指令。 移位寄存器同时具有寄存数据和将数据移位的功能。移位，是指在时钟脉冲的控制下，寄存器中所存的各位数据依次（低位向高位或高位向低位）移动。第10章 触发器和时序逻辑电路 10.5.2 数据（基本）寄存器分析 常用D触发器构成数据寄存器。下面以集成数据寄存器74LS175为例分析数据寄存器的结构与工作原理。 74LS175的逻辑电路图和引脚排列图如图10-30所示，其逻辑功能表如表10-10所示。由功能表不难看出它具有清零、并行存入数据和保持3种功能。Rd为清零端，低电平有效，并行存入数据的过程是在CP脉冲的上升沿进行的，根据D触发器的特性很容易理解其工作过程，不再赘述。第1
42、0章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 10.5.3 移位寄存器分析 移位寄存器分单向移位（左移、右移）和双向移位两大类。根据数据输入和输出格式的不同，移位寄存器可分为4种工作方式：串入/串出、串入/并出、并入/串出、并入/并出。 图10-31是用D触发器组成的单向移位寄存器。其中，每个触发器的输出端Q依次接到下一个触发器的输入端D，只有第一个触发器的输入端接收数据。每当CP上升沿到来时，串行数据输入端的输入数码移入F0，同时每个触发器的状态也移给下一个触发器。假设输入数据为1101，从高位到低位逐位输入到D0端，那么在移位脉冲作用下，电路中数据
43、的移动情况将如表10-11所示。可以看到，在经过4个CP脉冲以后，1101这 4位数码恰好全部移入寄存器中，这时可以从4个触发器的Q端输出并行数据。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 触发器F3的Q端还可以作为串行数据输出端。如果需要得到串行的输出数据，则只要再输入3个CP脉冲，4位数据便可依次从串行输出端送出去，这就是所谓串行输出方式。因此，可以把图12-31所示的电路叫做串行输入，串行输出、并行输出左向移位寄存器。图10-32为该寄存器输入数码1101时的时序图。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路 10.5.
44、4 移位寄存器应用构建模M计数器 利用移位寄存器寄存器可以构成许多常用功能电路。例如，使用74LS194构成M = 4四环形计数器，如图10-33所示。第10章 触发器和时序逻辑电路 10.5.5 顺序脉冲发生器 顺序脉冲发生器也称节拍脉冲发生器，它能够产生一组在时间上有先后顺序的脉冲信号。用这组脉冲信号，可以按照事先规定的顺序进行一系列操作。 1顺序脉冲发生器基本原理 顺序脉冲发生器通常由计数器与译码电路构成，如图10-34所示。第10章 触发器和时序逻辑电路 2由四进制计数器（JK 触发器） 和译码器构成的顺序脉冲发生器 两只JK触发器构成4进制计数器；4只与门电路构成译码器，将寄存器的输
45、出端（Q0(Q_0 )Q1(Q_1 )）的四种输出状态，译码成按节拍输出高电平的四组脉冲信号。如图10-35所示。第10章 触发器和时序逻辑电路第10章 触发器和时序逻辑电路本章小结 1触发器根据逻辑功能的不同，触发器可分为RS触发器、JK触发器、D触发器、T触发器和T触发器。描述他们的逻辑功能的描述通常有4种表示方法：特性表、特性方程、状态转换图以及工作时序图（时间波形图）；时序电路在任一时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。电路的工作是按照外加时钟信号的时间顺序进行的，电路在某个时钟脉冲作用时的输出与前一个脉冲作用时记住的状态有关。 2触发器能用于电路状态的记录，可用于存储数据；由于触发器的状态变化通常是在时钟的作用下才得以实现。通过特定的组合，触发器可构成时序电路。在组合逻辑的帮助下，时序电路可以构成计数器、寄存器、顺序脉冲发生器等电路，是数字电路不可或缺的基本功能，应用较广泛。第10章 触发器和时序逻辑电路