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1、Ch7 门电路及组合逻辑电路门电路及组合逻辑电路电工电子技术基础电工电子技术基础第第7 7章章门电路及组合逻辑电路门电路及组合逻辑电路第第7章章 门电路及组合逻辑电路门电路及组合逻辑电路7.1基本门电路及其组合基本门电路及其组合7.2 TTL 门电路门电路7.3 CMOS门电路门电路7.4组合逻辑电路的分析和设计组合逻辑电路的分析和设计7.5常用组合逻辑功能器件常用组合逻辑功能器件3-37.1基本门电路及其组合基本门电路及其组合3-43-57.1.1 逻辑门电路的基本概念逻辑门电路的基本概念门电路的输入信号与输出信号之间存在一定的逻辑门电路的输入信号与输出信号之间存在一定的逻辑关系，故门电路又
2、称为逻辑门电路。基本逻辑门有关系，故门电路又称为逻辑门电路。基本逻辑门有与门、或门和非门。与门、或门和非门。1. 与逻辑与逻辑只有当决定某一事件的条件全部具备时，这一事件才会发生。这种因果关系称为与逻辑关系。例如，在图7-1a中开关A和B串联，仅当A与B全都接通（为1)时（全部条件同时具备），电灯F才亮（为1）（结果才会发生）。这就是一个与门电路，与逻辑关系可描述为A与B全为1时 F才为1。用逻辑表达式表示为 F=AB=AB2. 或逻辑或逻辑只要在决定某一事件的各种条件中，有一个或几只要在决定某一事件的各种条件中，有一个或几个条件具备时，这一事件就会发生。这种因果关个条件具备时，这一事件就会发
3、生。这种因果关系称为或逻辑关系。例如，在图系称为或逻辑关系。例如，在图7-1b中，开关中，开关A和和B并联，当并联，当A、B至少一个接通（为至少一个接通（为1）时，电）时，电灯灯F都亮（为都亮（为1）。这就是一个或门电路。或逻辑）。这就是一个或门电路。或逻辑关系可描述为关系可描述为A与与B至少有一个为至少有一个为1时时 F就为就为1或者或者说说A与与B全全部为部为0时时 F才为才为0。或逻辑关系可写为或逻辑关系可写为 F= A+B3. 非逻辑事件发生的条件具备时，事件不会发生；事件发事件发生的条件具备时，事件不会发生；事件发生的条件不具备时，事件发生。这种因果关系称生的条件不具备时，事件发生。
4、这种因果关系称为非逻辑关系。例如，在图为非逻辑关系。例如，在图7-1c中，开关中，开关A和和电灯并联，当电灯并联，当A接通时，电灯接通时，电灯F不亮；当不亮；当A断开断开时，电灯就亮。这个开关组成的就是一个非门时，电灯就亮。这个开关组成的就是一个非门电路，非逻辑关系可写为电路，非逻辑关系可写为7.1.2分立元件基本逻辑门电路分立元件基本逻辑门电路1. 二极管与门电路二极管与门电路图图7-2a所示是二极管与门电路，它有三个输入端所示是二极管与门电路，它有三个输入端AF A、B和和C，一个输出端，一个输出端F。也可认为。也可认为A、B和和C是它是它的三个输入信号或称输入变量，的三个输入信号或称输入
5、变量，F是输出信号或称是输出信号或称输出变量。图输出变量。图7-2b、c和和d分别为与门电路逻辑符号分别为与门电路逻辑符号、波形图和卡诺图。当输入变量、波形图和卡诺图。当输入变量A、B和和C全为全为1时时DA、DB和和DC三管都导通，输出端三管都导通，输出端F的电位高，输的电位高，输出变量出变量F为为1；当输入变量有一个或两个或三个完；当输入变量有一个或两个或三个完全为全为0时，即该输入端的电位时，即该输入端的电位低低，输出变量，输出变量F为为0。可见，仅当输入变量全为可见，仅当输入变量全为1时，输出变量时，输出变量F才为才为1，这合乎与门的要求。与逻辑式为这合乎与门的要求。与逻辑式为F=AB
6、C=ABC 图7-2二极管与门电路图7-2a有三个输入端，每个输入信号有1和0两种状态，共有八种组合，因此可用图7-2d所示的卡诺图完整地列出八种输入、输出逻辑状态。也可用如表7-1所示真值表完整地列出八种输入、输出逻辑状态。该真值表和图7-2d所示的卡诺图相对照，二者区别在于：真值表是从全0开始按“二进制加1”顺序递增到全1的方式把n个输入变量的2n种逻辑状态组合排列在真值表的左边，对应的输出逻辑状态排列在真值表的右边；而卡诺图由2n个小方格构成，卡诺图的纵向、横向边框上按0、1顺序排列一个输入变量、00、01、11、10顺序排列两个输入变量等具有相邻码7-17-1与门真值表与门真值表只有一
7、位不同的所谓格雷码方式排列2n种输入变量逻辑状态组合，每一种输入变量逻辑状态组合由纵向和横向逻辑状态排列一起组成，对应于每一种输入变量逻辑状态组合的输出变量逻辑状态排列在小方格内。2. 二极管或门电路图7-3a所示是二极管或门电路。图7-3b、c和d所示分别为逻辑符号、波形图和卡诺图。比较一下图7-2a和图7-3a就可看出，后者二极管的极性与前者接得相反，其阴极相连经电阻R接“地”。当输入变量只要有一个为1时，输出就为1。只有当输入变量全为0时，输出变量F才为0，这合乎或门的要求。此时三只二极管都截止。或逻辑关系为 Y=A+B+C 图图7-3a有三个输入端，每个输入信号有三个输入端，每个输入信
8、号有有1和和0两种状态，共有八种组合，可两种状态，共有八种组合，可用图用图7-3d所示的卡诺图完整地列出八所示的卡诺图完整地列出八种输入、输出逻辑状态。也可用表种输入、输出逻辑状态。也可用表7-2所示的真值表完整地列出八种输入、所示的真值表完整地列出八种输入、输出逻辑状态。输出逻辑状态。3. 晶体管非门电路晶体管非门电路图图7-4a所示是晶体管非门电路。图所示是晶体管非门电路。图7-3b、c所示分别所示分别为非门电路的逻辑符号、波形图。晶体管非门电路为非门电路的逻辑符号、波形图。晶体管非门电路图7-3二极管或门电路表表7-27-2或门真值表或门真值表不同于放大电路，管子的工作状态或从截止转为不
9、同于放大电路，管子的工作状态或从截止转为饱和，或从饱和转为截止。非门电路只有一个输饱和，或从饱和转为截止。非门电路只有一个输入端入端A。当。当A为为1时，晶体管饱和，其集电极，即时，晶体管饱和，其集电极，即输出端输出端F为为0（其电位在（其电位在0V附近）；当附近）；当A为为0时，时，晶体管截止，输出端晶体管截止，输出端F为为1(其电位近似等于其电位近似等于UCC)。所以非门电路也称为反相器。非逻辑关系式所以非门电路也称为反相器。非逻辑关系式AF 图7-4晶体管非门电路表表7-3是非门逻辑真值表。是非门逻辑真值表。表表7-37-3非门真值表非门真值表基本逻辑门电路组合基本逻辑门电路组合 1.与
10、非门电路 与非门电路的逻辑图、逻辑符号、波形图及卡诺图如图7-5a、b、c和d所示，表7-4是其逻辑真值表。与非门逻辑功能：当输入变量全为1时，输出为0（1之非），即“全全1出出0”；当输入变量有一个或几个为0时，输出就为1，即“有有0出出1”。简言之，即全全1才出才出1 1之非之非。与非逻辑关系式为ABBAF表表7-47-4与非门真值表与非门真值表3. 与或非门电路与或非门电路的逻辑图、逻辑符号和卡诺图如图与或非门电路的逻辑图、逻辑符号和卡诺图如图7-7a、b和和c所示，该与或非门逻辑功能为：当输所示，该与或非门逻辑功能为：当输入变量入变量A、B中有中有0，输入变量，输入变量C、D中也有中也
11、有0时，时，输出为输出为1；当输入变量；当输入变量A、B同时为同时为1或输入变量或输入变量C、D同时为同时为1时，输出就为时，输出就为0。其逻辑关系式为。其逻辑关系式为CDABDCBAF图7-7与或非门电路4.异或门电路异或门电路的逻辑图、逻辑符号、波形图及卡诺图如图7-8(a)、(b)、(c)和(d)所示，表7-6为真值表，功能为：两个输入变量取值相异时输出两个输入变量取值相异时输出为为1，否则为，否则为0。异或逻辑关系式为BABABAF图7-8异或门电路表表7-67-6异或门真值表异或门真值表5.同或门电路同或门电路的逻辑图、逻辑符号及波形图如图7-9(a)、(b)和(c)所示，表7-7是
12、其逻辑真值表。逻辑功能为：若两个输入变量的值相同，输出为若两个输入变量的值相同，输出为1，否则为，否则为0。同或逻辑关系式为图7-9同或门电路表7-7同或门真值表 7.2 TTL 门电路门电路7.2.1 TTL与非门电路与非门电路图7-10所示是标准TTL74系列与非门电路及其逻辑符号和外形。T1是多发射极晶体管，可把它的集成结看成一个二极管，而把发射结看成与前者背靠背的两个二极管，如图7-11所示。这样，T1的作用和二极管与门的作用完全相似。图7-10 TTL与非门电路及其逻辑符号 7-11多发射极晶体管及其等效电路1.输入端不全为1的情况当输入端A、B和C至少有一个为0（约为0.3V）时，
13、则T1的基极与0态发射极间处于正向偏置。这时电源通过R1为T1提供基极电流。T1的基极电位约为0.3+0.7=1V，它不足以向T2提供正向基极电流，所以T2截止，以致T5也截止。由于T2截止，其集电极电位接近于+5V，T3和T4因而导通，所以输出端的电位为UF=5V-R2IB3-UBE3-UBE4因为R2IB3很小，可忽略不计，于是：UF=5 V -0.7 V -0.7V=3.6V，即输出F为1。由于T5截止，当接负载后，电流就从UCC经R4、T3和T4拉出来流向每个负载门。该负载电流称为拉电流。2.输入端全为1的情况当输入端A、B和C全为1（约为3.6V）时，T1的三个发射结都反向偏置，电源
14、通过R1和T1的集电结向T2提供足够的基极电流使T2饱和导通，T2的发射极电流在R3上产生的电压降又为T5提供足够的基极电流使T5也饱和导通，所以输出端电位为：UF=0.3V,即输出F为0。T2的集电极电位(即T3的基极电位)为UC2=UCE2+UBE5(0.3+0.7)V=1V, 它不足以使T3和T4导通，所以T3和T4截止。由于T3和T4截止，当接负载后，T5的集电极电流全部由外接负载门流入( 灌入),故称其为灌电流灌电流。由上述可知，图7-10的门电路具有与非逻辑功能，即CBAF7.2.2 TTL三态输出与非门电路三态输出与非门电路三态门电路的输出端除出现高电平和低电平三态门电路的输出端
15、除出现高电平和低电平外，还可以出现第三种状态外，还可以出现第三种状态高阻状态。图高阻状态。图7-12(a)所示是所示是TTL三态输出与非门电路。它三态输出与非门电路。它与图与图7-10比较，只多出了二极管比较，只多出了二极管D。图中。图中A和和B是输入端，是输入端，E是控制端或称使能端是控制端或称使能端(是另一是另一与非门的输出端与非门的输出端)。当控制端。当控制端E=1时，三态门时，三态门的输出状态决定于输入端的输出状态决定于输入端A、B的状态，实现的状态，实现与非逻辑关系，此时电路处于工作状态；当与非逻辑关系，此时电路处于工作状态；当E=0(约为约为0.3V)时，时，T1的基极的基极电位约
16、为电位约为1V，使，使T2和和T5截止。截止。同时，二极管同时，二极管D将将T2的集电极的集电极电位钳位在电位钳位在1V，而使，而使T3和和T4也截止。因为这时与输出端相连的两个晶体管也截止。因为这时与输出端相连的两个晶体管T4和和T5都截止，所以输出端开路处于高阻状态。逻都截止，所以输出端开路处于高阻状态。逻辑符号如图辑符号如图7-12(b)所示。表所示。表7-8是三态输出与非门是三态输出与非门的逻辑真值表，表中表示任的逻辑真值表，表中表示任意状态。由于电路结构不同，例如意状态。由于电路结构不同，例如在控制端串接一非门，状态就与上在控制端串接一非门，状态就与上述相反，即当述相反，即当=1时出
17、现高阻状态，时出现高阻状态，而当状态。这时的逻辑符号则如图而当状态。这时的逻辑符号则如图7-12(c)所示，与图所示，与图7-12(b)不同。不同。图7-13 TTL三态输出与非门电路及其逻辑符号表表7-87-8三态输出与非门真值表三态输出与非门真值表三态门用途之一是用一根导线轮流传送几个不同三态门用途之一是用一根导线轮流传送几个不同的数据或控制信号，如图的数据或控制信号，如图7-13所示，所示，这根导线称为总线。只要任何时间这根导线称为总线。只要任何时间只能让一个三态门处于工作状态，只能让一个三态门处于工作状态，而其余三态门均处于高阻状态，这而其余三态门均处于高阻状态，这样，总线就会轮流接受
18、各三态门的样，总线就会轮流接受各三态门的输出。这种用总线来传送数据或信输出。这种用总线来传送数据或信号的方法，在计算机中被广泛采用。号的方法，在计算机中被广泛采用。7.2.3集电极开路门集电极开路门在工程实践中，往往需要将两个门的输出端并联在工程实践中，往往需要将两个门的输出端并联以实现与逻辑的所谓线与功能。现在来考察一种以实现与逻辑的所谓线与功能。现在来考察一种情况，如将两只情况，如将两只TTL门电路门电路G1和和G2的输出端并联，的输出端并联，并设并设G1的输出处于高电平，而的输出处于高电平，而G2的输出处于低电的输出处于低电图7-14三态输出与非门的应用平。这样，从平。这样，从G1的的T
19、4到到G2的的T5将形成一低阻通路将形成一低阻通路（参阅图（参阅图7-10），从而产生很大的电流，有可能），从而产生很大的电流，有可能导致器件损坏，无法形成有用的线与功能。这一导致器件损坏，无法形成有用的线与功能。这一问题可以采用集电极开路（问题可以采用集电极开路（OC）门来解决。所）门来解决。所谓集电极开路是指谓集电极开路是指TTL与非门电路输出级中除去与非门电路输出级中除去电压跟随器，如图电压跟随器，如图7-14（a）所示。为了实现线与）所示。为了实现线与功能，可将多个门电路输出管功能，可将多个门电路输出管T5的集电极至电源的集电极至电源UCC之间加以公共的上拉电阻之间加以公共的上拉电阻R
20、，如图，如图7-14（b）所示。所示。图7-15集电极开路（OC）门 7.3 CMOS门电路门电路7.3.1 CMOS非门电路非门电路图图7-16所示是所示是CMOS非门电路，驱动管非门电路，驱动管TN用用N沟道增强型沟道增强型(NMOS)，负载管，负载管TP用用P沟道增强型沟道增强型(PMOS)，它们一同制，它们一同制作在一块硅片上。两管的栅极相连引作在一块硅片上。两管的栅极相连引出输入端出输入端A；漏极也相连引出输出端；漏极也相连引出输出端F。两者连成互。两者连成互补对称结构，衬底都与各自的源极相连。当输入补对称结构，衬底都与各自的源极相连。当输入A为为1(约为约为UDD)时，驱动管时，驱
21、动管TN的栅的栅-源电压大于开启电压源电压大于开启电压，它处于导通状态；而负载管，它处于导通状态；而负载管TP的栅的栅-源电压小于开源电压小于开启电压的绝对值，它不能开启，处于截止状态。这启电压的绝对值，它不能开启，处于截止状态。这时时TP的电阻比的电阻比TN高得多，电源电压便主要降在高得多，电源电压便主要降在TP上上，故输出，故输出F为为0(约为约为0V)。当输入。当输入A为为0(约为约为0V)时，时，TN截止而截止而TP导通。这时电源电压主要降在导通。这时电源电压主要降在TN上，故上，故输出输出F为为1(约为约为UDD)。于是得出。于是得出AF 7.3.2 CMOS与非门电路与非门电路图7
22、-17所示是CMOS与非门电路。驱动管T1和T2为N沟道增强型管，两者串联；负载管T3和T4为P沟道增强型管，两者并联。负载管整体与驱动管相串联。当A、B全为1时，驱动管T1和T2都导通，电阻很低；而负载管T3和T4不能开启，都处于截止状态，电阻很高。这时，电源电压主要降在负载管上，故输出F为0。当输入有一个或全为0时，则串联的驱动管截止，而相应的负载管导通，因此负载管的总电阻很低，驱动管的总电阻却很高。这时，电源电压主要降在串联的驱动管上，故输出F为1。于是得出BAF7.3.3 CMOS或非门电路图7-18所示是CMOS或非门电路。驱动管T1和T2为N沟道增强型，两者并联；负载管T3和T4为
23、P沟道增强型，两者串联。当A，B两个输入全为1或其中一个为1时，输出F为0。只有当输入全为0时，输出才为1，即BAF与非门输入端愈多，串联驱动管也愈多，导通时总电阻就愈大，输出低电平值会因提高，而或非门电路驱动管并联就不存在这个问题。所以或非门用得较多。 7.4组合逻辑电路的分析组合逻辑电路的分析和设计和设计7.4.1逻辑代数逻辑代数1. 逻辑代数的基本定律和恒等式常用的逻辑代数定律和恒等式如表7-9所示。表表7-9 7-9 逻辑代数定律和恒等式逻辑代数定律和恒等式2. 逻辑代数的基本规则(1)代入规则 在包含变量A逻辑等式中，如果用另一个函数式代入式中所有A的位置，则等式仍然成立。例如，在B
24、 (A + C) = BA+BC，用A + D代替A，得B (A +D) +C = B(A +D) + BC = BA + BD + BC代入规则可以扩展所有基本公式或定律的应用范围(2)反演规则 对于任意一个不包含、运算的逻辑表达式F，在保持F中的先与后或，括号优先的运算顺序不变的前提下，若将其中所有的与换成+、+换成、原变量换为反变量、反变量换为原变量、1换成0、0换成1，则得到原函数的反函数。这里，所谓反变量是指带非号的输入变量，而不带非号的输入变量则是原变量。例例7-17-1 试求F的反函数,0CDBAF解：先改为:0)()(CDBAF再变换，得:)()(1)()(DCBADCBAF(
25、2)对偶规则 对于任意一个不包含、运算的逻辑表达式F，在保持F中的先与后或，括号优先的运算顺序不变的前提下，若将其中所有的与换成+、+换成、1换成0、0换成1，则得到原表达式F的对偶式F。例例如把如把 先改为先改为再变换，得再变换，得0CDBAF0)()(CDBAF)()(1)()(DCBADCBAF当某个逻辑恒等式成立时，则该恒等式两侧的对偶式也相等，这就是对偶规则。利用对偶规则，从已知公式中得到更多公式。3. 逻辑函数的表示方法逻辑函数的描述方法有真值表、卡诺图、逻辑表达式和逻辑图等例例7-27-2有一T形走廊，在相会处有一路灯，在进入走廊的A、B、C三地各有控制开关，都能独立进行控制。任
26、意闭合一个开关，灯亮；任意闭合两个开关，灯灭；三个开关同时闭合，灯亮。设A、B、C代表三个开关（输入变量）；F代表灯(输出变量)。试求逻辑函数F的真值表、卡诺图、逻辑函数表达式和逻辑图。解：设开关闭合其状态为1，断开为0；灯亮状态为1，灯灭为0。(1)列逻辑真值表列逻辑真值表 本例有三输入变本例有三输入变量，共有八种组合状态，真值表量，共有八种组合状态，真值表如表如表7-10所示。所示。(2)作卡诺图作卡诺图 本例有三输入变量，由本例有三输入变量，由8个小方格个小方格构成，其卡诺图如图构成，其卡诺图如图7-19所示。所示。表表7-10 7-10 真值表真值表(3)逻辑式 逻辑函数表达式是用与、
27、或、非等运算组合起来，表示逻辑函数与逻辑变量之间关系的逻辑代数式。逻辑式可由逻辑真值表或卡诺图写出。图7-19例7-2的卡诺图取 F=1列逻辑式对应于F=1，若输入变量为“1”，则取输入变量本身(如 A )；若输入变量为“0”则取其反变量(如 )。一种输入变量组合中，输入变量之间是“与”关系。这样的“与”项称为最小项。对应于F=1有几个输入变量组合就有几个这样的“与”项，它们之间进行“或”运算就得到逻辑函数F。这种由若干最小项进行或运算的表达式称为逻辑函数的最小项表达式。本例中ABC=001、010、100、111四种输入变量组合时F=1，A因此有 四个最小项，它们进行或运算就是逻辑函数F。最
28、小项可记为mi，其中i是输入变量组合看成二进制数再转换成十进制数的值。对于本例，根据输入变量组合001、010、100、111看成二进制数再转换成十进制数的值分别是1、2、4、7，对应的四个最小项可记为m1、m2、m4、m7，显然，最小项的记号mi的小标与输入变量的顺序相关。采用最小项的记号mi表示后，本例逻辑函数最小项表达式为ABCCBACBACBA、) 7 , 4 , 2 , 1 (),(7mmCBAF421mmmABCCBACBACBA(4)逻辑图逻辑图 逻辑图如图7-20所示图7-20例7-2的逻辑图4. 逻辑函数化简为最简与-或表达式最简与或表达式最简与或表达式是指在若干个逻辑关系相
29、同的与或表达式中，其中包含的与项数最少，且每个与项中变量数最少的表达式。化简的方法有公式法、卡诺图法公式法、卡诺图法(1)公式法公式法(也叫代数法也叫代数法)1)并项法并项法:例例7-3化简化简解：解：2)吸收法吸收法：例例7-4化简化简 解：解：1 AACBA CBAFBACCBACBA CBAF)(AABA)(FEBCDABAFBAFEBCDABAF)(3)消去法消去法：例例7-5化简化简 解：解：BABAA4)配项法配项法：例例7-6化简化简 解：解：例例7-7已知已知要求：要求：1)最简的与最简的与-或逻辑函数表达式；或逻辑函数表达式；2)仅用与仅用与非门画出最简表达式的逻辑图。非门画
30、出最简表达式的逻辑图。 解：解：1)CCAABFBCABCAB)CAABCCAABFABBB(AA 1CBCAABFCBCAABFCBACABCAABCBAACAAB)(CAABBCACAB)1 ()1 (CDBADCBAABDDBADABF ) ( CCDBAABDDBADABF2)逻辑图如图逻辑图如图7-21所示。所示。(2)应用卡诺图化简逻辑函数应用卡诺图化简逻辑函数用卡诺图化简逻辑函数的步骤如下：用卡诺图化简逻辑函数的步骤如下：1) 将逻辑函数写成最小项表达式将逻辑函数写成最小项表达式2) 填卡诺图，凡式中包含了的最小项，其对应方填卡诺图，凡式中包含了的最小项，其对应方格填格填1，其余
31、方格填，其余方格填0（或不填）。（或不填）。3) 合并最小项，即将相邻的填合并最小项，即将相邻的填1方格圈成一组方格圈成一组(包包围圈围圈)，每一组含，每一组含2K个方格，对应每个包围圈写个方格，对应每个包围圈写成一个新的与项。本书中包围圈用细线框表示。成一个新的与项。本书中包围圈用细线框表示。画包围圈时应遵循的原则是：画包围圈时应遵循的原则是：DBAABDDBADABF BAABDDBADDAB )( )(BAABBAABF图7-21例7-7的逻辑图包围圈内方格数一定是包围圈内方格数一定是2K个且包围圈呈矩形。个且包围圈呈矩形。循环相邻特性包括上下底相邻，左右边相邻和循环相邻特性包括上下底相
32、邻，左右边相邻和四角相邻。四角相邻。同一方格可被不同包围圈重复包围，但新增的同一方格可被不同包围圈重复包围，但新增的包围圈中一定要有未曾包围的方格。包围圈中一定要有未曾包围的方格。一个包围圈的方格数要尽可能多一个包围圈的方格数要尽可能多,包围圈的数目包围圈的数目要可能少。要可能少。4) 将所有包围圈对应的与项相或。将所有包围圈对应的与项相或。例例7-9用卡诺图法化简逻辑函数用卡诺图法化简逻辑函数F(A,B,C,D)=m(0,2,5,7,8,10,13,15)解解;(1) 由由F 画出卡诺图如图画出卡诺图如图7-21（2）画包围圈合并最小项，得）画包围圈合并最小项，得DBBDF 图7-21例7-
33、9的卡诺图例例7-11 试对逻辑函数表达式试对逻辑函数表达式进行变换，仅用或非门画出该表达式的逻辑图。进行变换，仅用或非门画出该表达式的逻辑图。解：解：(1) 由由F 画出画出 卡诺图如图卡诺图如图7-23所示。所示。（2）画包围圈合并最小项，得）画包围圈合并最小项，得 最简与最简与-或表达或表达式：式： 由反演规则得由反演规则得F的最简单或的最简单或-与表达式，再两次求与表达式，再两次求反用一次反演律，可变为最简或非反用一次反演律，可变为最简或非-或非表达式：或非表达式：用或非门实现的逻用或非门实现的逻辑图如图辑图如图7-24所示所示5.含无关项的逻辑含无关项的逻辑函数及其化简函数及其化简
34、CBACBAFFFBCAACFBCACABCACABCACAF)()(图7-24例7-11的逻辑图逻辑图在真值表或卡诺图在真值表或卡诺图中中对应变量的某些取值下函数对应变量的某些取值下函数的值可以是任意的，或者这些变量取值根本不会的值可以是任意的，或者这些变量取值根本不会出现，这些变量取值所对应的最小项称为出现，这些变量取值所对应的最小项称为无关项无关项或任意项或任意项。无关项在逻辑函数化简中，它的值可。无关项在逻辑函数化简中，它的值可以取以取0或取或取1是根据是否使函数尽量得到简化而定。是根据是否使函数尽量得到简化而定。例例7-12 要求设计一个逻辑电路，能够判断一位是要求设计一个逻辑电路，
35、能够判断一位是奇数还是偶数，当十进制数为奇数时电路输出为奇数还是偶数，当十进制数为奇数时电路输出为1，当十进制数为偶数时输出为，当十进制数为偶数时输出为0。解解: 用设输入变量用设输入变量ABCD为十进制为十进制数数09的的8421BCD码编码输入，码编码输入，F是输出变量，依题意可画出是输出变量，依题意可画出F的卡的卡诺图如图诺图如图7-25所示。由卡诺图化简所示。由卡诺图化简得得F=D。逻辑图如图。逻辑图如图7-26所示。所示。图图7-25 例例7-12卡诺图卡诺图图7-26 例7-12的逻辑图组合逻辑电路的分析组合逻辑电路的分析逻辑电路的分析就是根据已知逻辑电路，经分析确定电路的的逻辑功
36、能。1. 组合逻辑电路的分析步骤(1)由逻辑图写出各输出端的逻辑表达式(2)化简和变换逻辑表达式(3)列出真值表(4)根据真值表或逻辑表达式，经分析最后确定其功能。2. 组合逻辑电路的分析举例 例例7-137-13 分析如图7-27所示逻辑电路的功能。解:(1)由逻辑图写出各输出端的逻辑表达式CBACBACZF)(2)列出真值表如表7-11所示。图7-27例7-13的逻辑图表7-11例7-13的真值表(3)确定其功能：输入变量的取值中有奇数个1时，F为1，否则F为0。电路具有判断输入变量的取值中是否有奇数个1的功能。7.4.3组合逻辑电路的设计 组合逻辑电路的设计就是根据实际逻辑问题，求出所要
37、求逻辑功能的最简单逻辑电路。1. 组合逻辑电路的设计步骤 (1) 逻辑抽象：按实际逻辑问题因果关系确定输入、输出变量定义逻辑状态的含义；(2)根据逻辑描述列出真值表或作卡诺图；(3)由真值表或卡诺图写出逻辑表达式;(4)根据器件的类型,简化和变换逻辑表达式(5)画出逻辑图。2. 组合逻辑电路的设计举例例7-15 某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，3个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求
38、进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。解解:(1)逻辑抽象：输入信号逻辑抽象：输入信号 I0、I1、I2分别为特快、分别为特快、直快和慢车的进站请求信号且有进站请求时为直快和慢车的进站请求信号且有进站请求时为1，没有请求时为没有请求时为0。输出信号。输出信号 L0、L1、L2分别为分别为3个个指示灯的状态，指示灯的状态，且灯亮为且灯亮为1，灯灭为，灯灭为0。(2)根据题意列出真值表，如根据题意列出真值表，如表表7-13所示。所示。(3)由真值表写出各输出逻辑由真值表写出各输出逻辑表达式并且变换为与非形式表达式并且变换为与非形式(4)画出逻辑图如图
39、画出逻辑图如图7-29所示。所示。表7-13例7-15的真值表00IL 101IIL 2102IIIL图7-29例7-15的逻辑图 7.5常用组合逻辑功能器件常用组合逻辑功能器件加法器加法器在计数体制中，常用的是十进制，它用0、1、2、9十个数码来组成一个数。十进制是以10为底数的计数体制，例如3754=3103+7102+5101+4100二进制只有0和1两个数码。二进制是以2为底数的计数体制，例如(1011)2=123+022+121+120=(11)10二进制数1011相当于十进制数11。 二进制加法器是数字电路的基本部件之一。二进制加法运算同逻辑加法运算的含义是不同的：二进制加法是“逢
40、二进一”，即1+1=10，而逻辑加则为1+1=1。1. 半加器 所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。半加器的逻辑真值表见表7-15。其中，A和B是相加的两个数，S是半加和数，C是进位数。由逻辑真值表可写出逻辑式：表7-15半加器真值表BABABAS C=AB并由此画出图7-31（a）的逻辑图。图7-31（b）是半加器的逻辑符号。图7-31半加器逻辑图及其逻辑符号2. 全加器当两个多位二进制数相加时，半加器可用于最低位求和，并给出进位数。除了最低位外,其他任何第i位的相加有第i位被加数Ai、第i位加数Bi和来自相邻低位(即第i-1位)送到本位(即第i位)的进位数Ci-1。这3
41、个数相加，得出本位(即第i位)和数Si和本位向相邻高低位(即第i+1位)的本位进位数Ci。这就是“全加”,表7-16是全加器的逻辑真值表。由逻辑真值表可写出逻辑式：表7-16全加器真值表1iiiiCBAS图7-32全加器逻辑图及其逻辑符号全加器逻辑图如图7-32(a)所示。图7-32(b)是逻辑符号。3.多位数加法器(1)串行进位加法器 若有多位数相加，则可采用并行相加串行进位的方式来完成。例如两个四位二进制数A3 A2 A1 A0和B3 B2 B1 B0相加，可采用两片内含两个全加器或1片内含四个全加器的集成电路组成，其原理图如图7-33所示。由图可见，低位的进位信号送给邻近高位作为输入信号
42、，因此，任一位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位串行进位。采用串行进位加法器逻辑电路简单，但是运算速度不高。为克服这一缺点，可以采用超前进位方式。(2)超前进位集成超前进位集成4位加法器位加法器74LS283图7-33 四位串行进位加法器编码器编码器编码是将某种信号或十进制的10个数码（输入）编成二进制代码（输出）。具有编码功能的逻辑电路称为编码器。n位二进制代码有2n 种组合，可以表示 2n 个信息。要表示N个信息所需的二进制代码应满足2nN。下面讨论两种编码器。1.二-十进制编码器 二-十进制编码器是将十进制的十个数码0,1,2,3,4,5,6,7,8,
43、9编成二进制代码的电路。输入的是0-9十个数码，输出的是对应的二进制代码,又称二-十进制代码，简称BCD码。编码过程如下：(1)确定二进制代码的位数 因为输入有10个数码，而3位二进制代码只有8种组合，所以输出的应是4位（2n10，取n=4）二进制代码。这种编码器通常称为10/4线编码器。(2)列编码表 4位二进制代码共有16种状态，其中任何10种状态都可以表示0-9十个数码，方案很多。最常用的是8421编码方式，就是在4位二进制代码的16种状态中取出前面10种状态，表示0-9十个数码，后面6种状态去掉，见表7-17。二进制代码各位的1所代表的十进制数从高位到低位依次为8,4,2,1，称为“权
44、”，而后把每个数码乘以各位的“权”，相加，即得出该二进制代码所表示的一位十进制数。例如代码0111，表示08+14+12+11=0+4+2+1=7。(3)由编码表写出逻辑式表7-17 8421码编码表98983IIIIY765476542IIIIIIIIY763276321IIIIIIIIY97531975310IIIIIIIIIIY (4)由逻辑式画出逻辑图如图7-35所示计算机的键盘输入电路就是由编码器组成。图7-35是有10个按键的8421码编码器的逻辑图。按下某个按键，输入相应的一个十进制数码。例如，按下S5键，输入5，即I5=1， =0，输出为0101，即将十进制数码5编成二进制代码
45、0101。按下S0键，则输出为0000。5I图7-35 十键十键84218421码编码器的逻辑图码编码器的逻辑图2.优先编码器 上述编码器，任何时候只允许输入一个有效编码信号，否则输出就会发生混乱，这类编码器称为普通普通编码器编码器。所谓优先编码器优先编码器是指允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，能按预先设定的优先级别，只对其中优先权最高的一个进行编码的编码器。74LS147型是常用的10线-4线优先编码器，表7-18是其编码表。表7-18 74LS147型优先编码器的编码表译码器和数字显示译码器和数字显示译码是将二进制代码（输入）按其编码时的原意译成对应的信号或
46、十进制数码(输出)。它是编码的反过程。具有译码功能的逻辑电路称为译码器。1.二进制译码器（1）设计过程假设要把输入的一组3位二进制代码译成对应的8个输出信号，则设计过程如下：1）列出译码器的真值表 设输入3位二进制代码为A2A1A0，输出8个信号低电平有效，设为 ，每个输出代表输入的一种组合，并设A2A1A0=000时， 其余输出为1；A2A1A0=001时 ，其余输出为1；.； A2A1A0=111时 ，其余输出为1。则列出的真值表如表7-19。2）由真值表写出逻辑式70YY00Y01Y07Y表7-19三位二进制译码器真值表式中mi是A2A1A0的最小项。4)画出逻辑图如图7-36所示。图7
47、-36三位二进制译码器这种3位二进制译码器也称为3线-8线译码器，最常用的是74LS138型译码器，表7-19就是它的功能表。图7-37是它的逻辑框图和引脚图。它还有三个使能端S1、 和 ,当S1=1，且 和 均为0时，可以译码；否则禁止译码，输出全为1。2S3S2S3S表7-20 74LS138集成译码器功能表图7-37 74LS138逻辑框图和引脚图(2)用二进制译码器74LS138实现逻辑函数100221SSS当 时74LS138 这里 i=07 ，mi是输入3位二进制代码A2A1A0的最小项。任何3输入变量的逻辑函数F可写出最小项表达式，只要把3输入变量分别作为74LS138的输入3位
48、二进制代码A2A1A0，同时把逻辑函数F最小项表达式经过两次求反得到最小项之非的与非运算。则当 时74LS138的若干个输出iimY 100221SSS加在与非门输入，该与非门输出便实现了逻辑函数F。例7-17 试用一片74LS138实现函数解：首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数，如图7-38所示。2. 二-十进制显示译码器 能够把8421BCD代码译成能用显示器件显示出的十进制数。ABCAL762076207620YYYYmmmmmmmmABCCABCBACBAL图7-38例7-17的电路(1)半导体数码管 半导体数码管（或称LED数码
49、管）的基本单元是发光二极管LED，它将十进制数码分成7个字段，每段为一发光二极管，其字形结构如图7-39所示。选择不同字段发光，可显示出不同的字形。例如，当a,b,c,d,e,f,g7个字段全亮时，显示出8；b,c段亮时，显示出1。半导体数码管中7个发光二极管有共阴极和共阳极两种接法，如图7-40所示。前者是某一字段接高电平时发光，后者是接低电平时发光。使用时每个管要串联限流电阻。图7-39七段字形结构 图7-40半导体数码管两种接法(2)七段显示译码器如果采用共阳极数码管，则七段显示译码器的功能表见表7-21；如采用共阴极数码管，则输出状态应和表7-21所示的相反，即1和0对换。表7-21所
50、列举的是74LS247型译码器的功能表，图7-41是它的外引线排列图。它有4个输入端A0,A1,A2,A3和7个输出端 (低电平有效)，后者接数码管七段。此外，还有3个输入控制端，其功能为：1）试灯输入端用来检验数码管的七段是否正常工作。当 时无论A0,A1,A2,A3为何状态,输出 均为0,数码管七段全亮,显示“8”字。 ga 表7-21 74LS247型译码器的功能表LT0, 1LTBIga 2)灭灯输入端 当 时，无论其他输入信号为何状态，输出 均为1，七段全灭，无显示。3)灭0输入端 当 时，只有输入信号A3A2A1A0为0000状态，输出 才均为1，七段全灭，不显示0字。 常用来消除