基于FPGA的四人抢答器设计实验报告(共7页).doc

上传人:飞****2 文档编号:16676045 上传时间:2022-05-18 格式:DOC 页数:7 大小:35.50KB
返回 下载 相关 举报
基于FPGA的四人抢答器设计实验报告(共7页).doc_第1页
第1页 / 共7页
基于FPGA的四人抢答器设计实验报告(共7页).doc_第2页
第2页 / 共7页
点击查看更多>>
资源描述

《基于FPGA的四人抢答器设计实验报告(共7页).doc》由会员分享,可在线阅读,更多相关《基于FPGA的四人抢答器设计实验报告(共7页).doc(7页珍藏版)》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。

1、精选优质文档-倾情为你奉上南京铁道职业技术学院EDA技术及其应用实验报告实训课程:EDA技术及其应用实训项目:基于FPGA的四人抢答器指导老师:于淑萍姓名:张秀梅班级:电子信息1101学号:192012年12月21日星期五基于FPGA的四人抢答器设计一、 顶层原理图:二、 四人抢答器工作原理:功能要求:1、1)有多路抢答,抢答台数为4; 2)具有抢答器开始后20秒倒计时,20秒倒计时后五人抢答显示超时,并报警; 3)能显示超前抢答台号并显示犯规报警;2、系统复位后进入抢答状态,当有一路抢答按键按下,该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松下,显示牌显示该路抢答台号。设计

2、说明:四人抢答器框图:与门显示电路与门与门与门抢答保持电 路抢状态答倒计时电路译码输出K3K4K2K1反馈信号停止信号开始四人抢答器框图系统复位后,反馈信号为高电平,使K1,K2,K3,K4输入有效,当抢答开始后,在第一个人按键后,保持电路输出低电平,同时送显示电路,让其保存按键的台号并输出,并反馈给抢答台,使所有抢答台输入无效,计时电路停止。当有人在规定时间无人抢答时,倒计时电路输出超时信号。当主持人开始未说完时,有人抢先按键时将显示犯规信号。三、各功能模块的语言源文件:Cnt20.v文件:module cnt20(stop,start,reset,CLK,q,yellow,green,re

3、d); input stop,start,reset,CLK;/定义四个输入,开始、停止、复位、时钟 output7:0q; /定义输出 output yellow,green,red; wire yellow,green,red; wire 7:0q;/定义内部连线 integer tmp1,tmp2,CA;always(posedge CLK)begin/时序过程 if(reset)begin tmp1=0;tmp2=2;CA=0;end else if(stop=0)begin if(start)begin if(tmp1=0)begin if(tmp2=0)begin CA=1;end

4、 else begin tmp2=tmp2-1;tmp1=9;end end else begin tmp1=tmp1-1;end end endend assign yellow=CA; assign q7:4=tmp2; assign q3:0=tmp1; assign green=stop&start; assign red=stop&(start);endmodulefirst.v文件:module first(reset,a,lockout,firstman);input3:0a;input reset;/复位输入output3:0 firstman;output lockout;/

5、输出结果reg3:0c;reg3:0firstman;reg clk,lock;always(a)beginif(a3|a2|a1|a0=1) begin clk=1b1;endelse begin clk=1b0;endendalways(posedge clk or posedge reset) beginif(reset) begin c=4b0000;lock=1b0;endelse if(lock=0) begin c=a; lock=1b1;endendassign lockout=lock;always(c)begincase(c)4b1000:firstman=4b0100;4

6、b0100:firstman=4b0011;4b0010:firstman=4b0010;4b0001:firstman=4b0001;default:firstman=4b0000;endcaseendendmodule三、 设计过程出现的问题、解决的办法及体会: 问题:1、 在进行first仿真设置时间时设置不了;2、 在进行20进制编译时未找到文件;3、 在对顶层原理图下载编译时下载错误。解决方法:1、 时间设置不了是因为在时间设置中未设置适当的时间,在edit中奖时间设置好后便可进行仿真;2、 编译找不到文件因为文件为另存在指定位置,另存到指定文件中;3、 下载出现错误是因为连接出现问题,检查线路重新连接。实训体会:又到了写体会的时间,怎么说呢这次比上一个项目做的顺心,毕竟第二次做,有些该注意的地方也充分注意到了,但不可避免的在设计中会出现错误,吸取上次的教训,检查错误一点点查起,遇到问题也淡定了许多,不再手忙脚乱找不到根源,凡事都会有一个熟悉的过程,设计程序也是这样从熟悉到不熟悉,中间真的是需要一个过程。这次的抢答电路设计我并没有着急设计,先充分掌握了它的功能原理后才开始着手,真的是磨刀不误砍柴工。输入程序是要费很大的功力尤其需要细心,因为程序有一点错误就会导致设计失败。实训就是一个总结学习的过程,会在实训中得到经验也获得快乐。 专心-专注-专业

展开阅读全文
相关资源
相关搜索

当前位置:首页 > 教育专区 > 教案示例

本站为文档C TO C交易模式,本站只提供存储空间、用户上传的文档直接被用户下载,本站只是中间服务平台,本站所有文档下载所得的收益归上传人(含作者)所有。本站仅对用户上传内容的表现方式做保护处理,对上载内容本身不做任何修改或编辑。若文档所含内容侵犯了您的版权或隐私,请立即通知淘文阁网,我们立即给予删除!客服QQ:136780468 微信:18945177775 电话:18904686070

工信部备案号:黑ICP备15003705号© 2020-2023 www.taowenge.com 淘文阁