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1、fpga毕业设计开题报告fpga毕业设计开题报告FPGAFieldProgrammableGateArray，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。下面是fpga毕业设计开题报告，欢迎阅读。1选题目的意义和可行性在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅能够实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。随着现场可编程门阵列(fieldprogram-mablegatearray，FPGA)的出现，电子
2、系统向集成化、大规模和高速度等方向发展的趋势愈加明显，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，进而能够简化硬件电路，提高系统工作速度，缩短产品研发周期。故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。避免了硬件电路的焊接与调试，而且由于FPGA的I/O端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。本课题使用CycloneEP1C6Q240的FPGA器件，完成实现一个能够计时的数字时钟。该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。知足人们得到准确时间以及
3、时间提醒的需求，方便人们生活。2研究的基本内容与拟解决的主要问题2.1研究的基本内容数字时钟是采用电子电路实现对时间进行数字显示的计时装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。数字时钟系统的实现有很多，能够利用VerilogDHL语言在QuartusII里实现时、分、秒计数的功能。在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。数字时钟首先是秒位共8位上根据系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值到达60110000，则将其清零，并将相应的分位共8位的值加1；若分值到达60110000，则清零分位，并将时位共8位的值加1；若计
4、数满24100100后整个系统从0开场重新进行计数。本设计使用CycloneEP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能显示时，分，秒，以及通过按键实现校准时钟主要功能，使用LED液晶屏显示，分别显示时，分，秒。并且能够实现附加功能-闹铃设置功能和整点报时。2.2拟要解决的问题本设计电子钟系统功能简单，用CycloneEP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能。本课题主要解决下面问题：(1)学习VerilogDHL语言、运用QuartusII环境进行程序设计。用VerilogDHL语言能进行综合的电路设计，可以用于电路的仿真
5、；设计的规模是任意的，语言不对设计规模施加任何限制；内置各种基本的逻辑门。便于改良和扩大，有利于本系统的研制，并使其性能更完备的。(2)在了解CycloneEP1C6Q240的FPGA器件的基础上设计程序。对于Altera公司Cyclone系列EP1C6Q240芯片需要有所了解，数码管显示、键盘输入，都在芯片上分配各自的I/O口引脚，这样就需要对各自的I/O口配置，并且编写各自的程序，来实现各自的功能。与此同时，为了保护芯片，未使用的引脚都要设置三态输入。(3)CycloneEP1C6Q240的FPGA器件的动态数码管和显示模块程序的编写。需要了解EP1C6Q240内部原理构造，熟悉动态数码管
6、和显示模块的内部功能指令。(4)实现闹铃设置功能和整点报时的附加功能的程序编写。(5)将各个模块单独调试成功后，进行整合，进行整体系统调试。3总体研究思路及预期研究成果3.1总体研究思路本设计通过在QuartusII编程、运用芯片，实现时间显示。运用键盘对时间进行调时，并且设定闹钟和定时闹铃。设计系统由计时模块、显示模块、键盘模块、闹铃模块、校时模块6个模块组成。(1)分频模块晶体振荡器是构成数字式时钟的核心，振荡器的稳定度及频率的.精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。石英晶体的选频特性非常好，只要某一频率点的信号能够通过它，其它频率段的信号均会被它所衰减，而且，振荡
7、信号的频率与振荡电路中的R、C元件的数值无关。因而，这种振荡电路输出的是准确度极高的信号。然后再利用分频电路，将其输出信号转变为秒信号。本系统使用的晶体振荡器电路给数字钟提供一个频率稳定准确的48MHz的方波信号，其输出至分频电路。经分频后输出1HZ的标准秒信号CLK、4MHZ的按键扫描信号、1KHZ的按键去抖信号和500HZ用于报时模块的输入信号。(2)计时模块将时钟的时、分、秒分成24个字节，秒的个位为hour，十位为hour，以此类推到hour。数字时钟首先是秒位共8位上根据系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值到达60110000，则将其清零，并将相应的分位共8位的
8、值加1；若分值到达60110000，则清零分位，并将时位共8位的值加1；若计数满24100100后整个系统从0开场重新进行计数。(3)显示模块静态数码管通过分频模块得到1Hz的频率信号，加载于时钟输入端，最后通过气短译码模块一码后在数码管上显示出来。动态数码管的8个数码管分别由8个选通信号DIG0DIG7来选择。被选通的数码管显示数据，其余关闭。但是本系统的时钟是能够实如今同一时间内显示8个数码管上的时间值，这样就必须是的8个选通信号DIG0DIG7分别单独选通，同时在段信号输入口加上对应数据管上显示的数据，于是随着选通信号的扫描就能实现扫描显示的目的。(4)闹钟模块闹铃模块用蜂鸣器实现，当系
9、统时间走时到整点或者是闹铃设置的时间，蜂鸣器会响起。(5)键盘模块键盘模块设有4个独立键盘，功能分别为“设置、“确认、“加/闹铃开关、“减/整点报时开关。系统内通过编写键盘调时的程序，进行调用来实现。(6)校时模块按下设置键能够进去Mode形式，选择闹钟定时或者是时钟校时。能够通过“加/闹铃开关、“减/整点报时开关两个键的控制来实现调节闹钟定时功能或者调时的功能。3.2研究预期成果在QuartusII下程序调试成功，在FPGA的EP1C6Q240芯片上进行烧写运行，能够成功初始化时间信息，并且更新时间：能显示时间信息时、分、秒。液晶屏的第四行显示时钟调整文字。实现键盘控制程序，能够通过四个按键设置、加键/闹钟开关、减键/整点报时开关、确认对时间进行调时，先按下“设置键，界面切换到调时界面，“加键和“减键分别对对应时间值进行加“1和减“1修改。【fpga毕业设计开题报告】