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1、精选优质文档-倾情为你奉上一、1、总线是连接CPU和内存、缓存、外部控制芯片之间的数据通道。系统总线主要包括地址总线、数据总线、控制总线。二、1、从功能上来看，8086CPU可分为两部分，即总线接口部件BIU和执行部件EU（1）总线接口部件（BIU）组成：段寄存器(DS、CS、ES、SS)； 16位指令指针寄存器IP(指向下一条要取出的指令代码)； 20位地址加法器(用来产生20位地址)； 6字节(8088为4字节)指令队列缓冲器； 总线控制逻辑。功能：负责从内存中取指令，送入指令队列，实现CPU与存储器和I/O接口之间的数据传送。（2） 执行部件（EU）组成：ALU(算术逻辑单元） 通用寄存
2、器(AX、BX、CX、DX) 专用寄存器(BP、SP、SI、DI)； 标志寄存器(PSW)； EU控制系统。 功能：负责分析指令和执行指令。2、 BIU和EU的动作协调原则： 将8086/8088 CPU分成二个独立的功能部件使二者能够并行工作，把取指令工作和分析指令、执行指令工作重叠进行，从而提高CPU的工作效力，加快指令的执行速度。指令队列可以被看成是一个特殊的RAM，它的工作原理是先进先出，写入的指令只能存放在队列尾，读出的指令是队列头存放的指令。EU和BIU之间就是通过指令队列联系起来，多数情况下，BIU在不停地向队列写入指令，而EU每执行完一条指令后，就向队列读取下一条指令。二者的动
3、作既独立，又协调。3、 通用寄存器 8086/8088有4个16位的通用寄存器（AX、BX、CX、DX），可以存放16位的操作数，也可分为8个8位的寄存器（AL、AH；BL、BH；CL、CH；DL、DH）来使用。其中AX称为累加器，BX称为基址寄存器，CX称为计数寄存器，DX称为数据寄存器，这些寄存器在具体使用上有一定的差别。4、指针寄存器 系统中有两个16位的指针寄存器SP和BP，其中SP是堆栈指针寄存器，由它和堆栈段寄存器SS一起来确定堆栈在内存中的位置； BP是基数指针寄存器，通常用于存放基地址。5、变址寄存器 系统中有两个16位的变址寄存器SI和DI，其中SI是源变址寄存器，DI是目的
4、变址寄存器，都用于指令的变址寻址方式。6、控制寄存器 IP、标志寄存器是系统中的两个16位控制寄存器，其中IP是指令指针寄存器，用来控制CPU的指令执行顺序，它和代码段寄存器CS一起可以确定当前所要取的指令的内存地址。顺序执行程序时，CPU每取一个指令字节，IP自动加1，指向下一个要读取的字节；当IP单独改变时，会发生段内的程序转移；当CS和IP同时改变时，会产生段间的程序转移。标志寄存器的内容被称为处理器状态字PSW，用来存放8086 CPU在工作过程中的状态。7、 段寄存器 系统中共有4个16位段寄存器，即代码段寄存器CS、数据段寄存器DS、堆栈段寄存器SS和附加段寄存器ES。这些段寄存器
5、的内容与有效的地址偏移量一起，可确定内存的物理地址。通常CS划定并控制程序区，DS和ES控制数据区，SS控制堆栈区。8、标志寄存器 8086/8088内部标志寄存器的内容，又称为处理器状态字(PSW,Processor Status Word) ，共有9个标志位。可分成两类：一类为状态标志，一类为控制标志。（1）状态标志位：CF进位标志位，做加法时最高位出现进位或做减法时最高位出现借位，该位置1，反之为0。PF奇偶标志位，当运算结果的低8位中l的个数为偶数时，则该位置1，反之为0。AF半进位标志位，做字节加法时，当低四位有向高四位的进位，或在做减法时，低四位有向高四位的借位时，该标志位就置1。
6、通常用于对BCD算术运算结果的调整。（例：1101 1000+1010 1110=1 1000 0110其中AF1，CF1）ZF零标志位，运算结果为0时，该标志位置1，否则清0。SF符号标志位，当运算结果的最高位为1，该标志位置1，否则清0。即与运算结果的最高位相同。OF溢出标志位，反映运算结果是否超出了8位或16位带符号数所能表达的范围，OF，否则OF.（2）控制标志位：TF跟踪标志位。当该位置1时，将使微处理器进入单步工作方式，通常用于程序的调试。IF中断允许标志位，若IF1，则处理器可以响应可屏蔽中断，IF时不能响应可屏蔽中断。DF方向标志位，若该位置1，则串操作指令的地址修改为自动减量
7、方向，反之，为自动增量方向。 9、8086/8088引脚结构VCC(40)、GND(1、20)：电源、接地引脚，8088/8086CPU采用单一的+5V电源，但有两个接地引脚。CLK(Clock，19)：时钟信号输入引脚，时钟信号的方波信号，占空比约为33%，即1/3周期为高电平，2/3周期为低电平，8088/8088的时钟频率（又称为主频）为5MHz，即从该引脚输入的时钟信号的频率为5MHz。RESET(Reset，21)：复位信号输入引脚，高电平有效。8088/8086CPU要求复位信号至少维持4个时钟周期才能起到复位的效果，复位信号输入之后，CPU结束当前操作，并对处理器的标志寄存器、I
8、P、DS、SS、ES寄存器及指令队列进行清零操作，而将CS设置为0FFFFH。 READY(Ready，22)：“准备好”状态信号输入引脚，高电平有效，“Ready”输入引脚接收来自于内存单元或I/O端口向CPU发来的“准备好”状态信号，表明内存单元或I/O端口已经准备好进行读写操作。该信号是协调CPU与内存单元或I/O端口之间进行信息传送的联络信号。TEST(Test，23)：测试信号输入引脚，低电平有效。TEST信号与WAIT指令结合起来使用，CPU执行WAIT指令后，处于等待状态，当TEST引脚输入低电平时，系统脱离等待状态，继续执行被暂停执行的指令。RD(Read，32，三态)：读控制
9、输出信号引脚，低电平有效，用以指明要执行一个对内存单元或I/O端口的读操作，具体是读内存单元还是I/O端口，取决于控制信号。NMI(Non-Maskable Interrupt，17)、INTR(Interrupt Request，18)：中断请求信号输入引脚，引入中断源向CPU提出的中断请求信号，高电平有效，前者为非屏蔽中断请求，后者为可屏蔽中断请求信号。 AD15AD0(Address Data Bus ，216，三态)：地址/数据复用信号输入/输出引脚，分时输出 低16位地址信号及进行数据信号的输入/输出。A19/S6A16/S3(Address Status Bus，3538，三态)：
10、地址/状态复用信号输出引脚，分时输出地址的高4位及状态信息，其中S6为0用以指示8086/8088CPU当前与总线连通； S5为1表明8086/8088CPU可以响应可屏蔽中断； S4、S3共有四个组合状态，用以指明当前使用的段寄存器，00ES，01SS，10CS，11DS。BHE/ S7 (Bus High Enable/Status，34，8086中，三态)：高8位数据允许/状态复用信号输出引脚，输出。分时输出有效信号，表示高8为数据线D15D8上的数据有效和S7 状态信号，但S7 未定义任何实际意义。 SS0(34，8088中)：在8088系统中，该引脚用来与DT/R、M/IO一起决定8
11、088芯片当前总线周期的读写操作。MN/MX(Minimum/Maximum Model Control，33)：最小/最大模式设置信号输入引脚，该输入引脚电平的高、低决定了CPU工作在最小模式还是最大模式，当该引脚接+5V时，CPU工作于最小模式下，当该引脚接地时，CPU工作于最大模式下。 10、CPU部分引脚的三态性 所谓三态是指总线输出可以有三个状态：高电平、低电平和高阻状态。当处于高阻状态时，该总线在逻辑上与所有连接负载断开。11、最小模式下的24到31引脚INTA(Interrupt Acknowledge，24，三态)：中断响应信号输出引脚，低电平有效，该引脚是CPU响应中断请求后
12、，向中断源发出的认可信号，用以通知中断源，以便提供中断类型码，该信号为两个连续的负脉冲。 ALE(Address Lock Enable，25)：地址锁存允许输出信号引脚，高电平有效，CPU通过该引脚向地址锁存器8282/8283发出地址锁存允许信号，把当前地址/数据复用总线上输出的是地址信息，锁存到地址锁存器8282/8283中去。ALE信号不能被浮空。DEN(Data Enable，26，三态)：数据允许输出信号引脚，低电平有效，为数据总线收发器8286提供一个控制信号，表示CPU当前准备发送或接收一项数据。DT/R(Data Transmit/Receive，27，三态)：数据收发控制信
13、号输出引脚，CPU通过该引脚发出控制数据传送方向的控制信号，在使用8286/8287作为数据总线收发器时，信号用以控制数据传送的方向，当该信号为高电平时，表示数据由CPU经总线收发器8286/8287输出，否则，数据传送方向相反。M/IO(Memory/Input &Output，28，三态)： 存储器或I/O端口选择信号输出引脚，这是CPU区分进行存储器访问还是I/O访问的输出控制信号。WR (Write，29，三态)：写控制信号输出引脚，低电平有效，与M/IO配合实现对存储单元、I/O端口所进行的写操作控制。 HOLD(Hold Request，31)：总线保持请求信号输入引脚，高电平有效
14、。这是系统中的其它总线部件向CPU发来的总线请求信号输入引脚。HLDA(Hold Acknowledge，30)：总线保持响应信号输出引脚，高电平有效，表示CPU认可其他总线部件提出的总线占用请求，准备让出总线控制权。12、最大模式下的24到31引脚QS1、QS0(Instruction Queue Status，24、25)：指令队列状态信号输出引脚，这两个信号的组合给出了前一个T状态中指令队列的状态，以便于外部8088/8086CPU内部指令队列的动作跟踪。QS1QS0性 能 0 0 无操作 0 1 从指令队列的第一个字节取走代码 1 0 队列为空 1 1 除第一个字节外，还取走了后续字节
15、中的代码 S0、S1、S2(26、27、28，三态)：总线周期状态信号输出引脚，低电平的信号输出端，这些信号组合起来，可以指出当前总线周期中，所进行数据传输过程的类型，总线控制器8288利用这些信号来产生对存储单元、I/O端口的控制信号。 LOCK (Lock，29，三态)：总线封锁输出信号引脚，低电平有效，当该引脚输出低电平时，系统中其它总线部件就不能占用系统总线。信号是由指令前缀LOCK产生的，在LOCK前缀后面的一条指令执行完毕之后，便撤消信号。此外，在8088/8086的2个中断响应脉冲之间，信号也自动变为有效的低电平，以防止其它总线部件在中断响应过程中，占有总线而使一个完整的中断响应
16、过程被中断。 RQ/GT0、 RQ/GT1(Request/Grant，31、30)：总线请求信号输入/总线允许信号输出引脚，这两个信号端可供CPU以外的两个处理器，用来发出使用总线的请求信号和接收CPU对总线请求信号的应答。这两个引脚都是双向的，请求与应答信号在同一引脚上分时传输，方向相反。其中31脚比的30脚优先级高。13、总结 具有分时复用总线功能的引脚：AD0AD15、A16/S3A19/S6 、BHE/S7 ；具有三态性的引脚：AD0AD15、A16S3A19S6 、BHE/S7 、RD、WR、M/IO、DT/R、DEN、INTA等；最大模式下和最小模式下含义不同的引脚：24腿31腿
17、；8086和8088不同的引脚：28腿，39腿，28腿，34腿；14、8086和8088CPU的不同之处 8086指令队列长度为6个字节，8088为4个。8086要在指令队列中至少出现2个空闲字节时才预取后续指令，而8088只要出现一个空闲字节BIU就会自动访问存储器；8088CPU中，BIU总线控制电路与外部交换数据的总线宽度是8位，总线控制电路与专用寄存器组之间的数据总线宽度也是8位，而EU的内部总线是16位，这样，对16位数的存储器读/写操作要两个读/写周期才可以完成；8086和8088有若干引脚信号不同，分别是28腿，39腿，28腿，34腿；15、8086/8088系统有20根地址总线
18、，它可以直接寻址的存储器单元数为220=1MB而微处理器中所有的寄存器都是16位的16、存储器分段 由于CPU内部的寄存器都是16位的，为了能够提供20位的物理地址，系统中采用了存储器分段的方法。规定存储器的一个段为64KB，由段寄存器来确定存储单元的段地址，由指令提供该单元相对于相应段起始地址的16位偏移量。这样，系统的整个存储空间可分为16个互不重叠的逻辑段。存储器的每个段的容量为64KB，并允许在整个存储空间内浮动，即段与段之间可以部分重叠、完全重叠、连续排列，非常灵活。17、与存储单元地址相关的几个概念物理地址：一个存储单元的实际地址(20位)。物理地址与存储单元是一一对应关系。(20
19、202H)逻辑地址：是指段地址和偏移地址，是指令中引用的形式地址。一个逻辑地址只能对应一个物理地址，而一个物理地址可以对应多个逻辑地址。(2000:0202H)段地址：是指一个段的起始地址，最低4位为零，一般将其有效数字16位存放在段寄存器中。(2000H)偏移地址：段内存储单元相对段地址的距离(16位)。同一个段内，各个存储单元的段地址是相同的，偏移地址是不同的。(0202H)物理地址的计算方法：物理地址=段地址+偏移地址=段寄存器内容10H+偏移地址取指令物理地址=(CS)10H+(IP)堆栈操作物理地址=(SS)10H+(SP)/(BP的表达式)存储器操作数物理地址=(DS)/(ES)1
20、0H+偏移地址18、8086存储体的结构 8086将1M字节存储体分为两个库，每个库的容量都是512K字节。其中与数据总线D15D8相连的库全由奇地址单元组成，称高字节库或奇地址库， 并用BHE信号作为库选信号；另一个库与数据总线的D7D0相连，由偶地址单元组成，称低字节库或偶低址库，利用A0作为库选信号。显然，只需A19A1共19位地址用来作为两个库内的单元寻址。 在组成存储系统时，总是使偶地址单元的数据通过AD0AD7传送，而奇地址单元的数据通过AD8AD15传送，显然，并不是所有总线周期都存取总线高字节，只有存取规则字，或奇地址的字节，或不规则字的低八位，才进行总线高字节传送。最小模式
21、所谓最小模式，就是系统中只有一个8086/8088微处理器，在这种情况下，所有的总线控制信号，都是直接由CPU产生的，系统中的总线控制逻辑电路被减到最少，该模式适用于小规模的微机应用系统。MN/MX端接+5V，决定了工作模式；有一片8284A，作为时钟信号发生器；有三片8282或74LS273，用来作为地址信号的锁存器；当系统中所连的存储器和外设端口较多时，需要增加数据总线的驱动能力，这时，需用2片8286/8287作为数据总线收发器。最大模式 所谓最大模式，是指系统中至少包含两个微处理器，其中一个为主处理器，即8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器工作的。
22、该模式适用于大中型规模的微机应用系统。最小模式所拥有的配置；有一片8288总线控制器来对CPU发出的控制信号进行变换和组合，以得到对存储器或I/O 端口的读/写信号和对锁存器8282及数据总线收发器8286的控制信号。 有8259A（可选）用以对多个中断源进行中断优先级的管理，但如果中断源不多，也可以不用中断优先级管理部件。 与最小模式相比，系统中增加了总线控制器8288.19、时序是计算机操作运行的时间顺序。20 几个基本概念指令周期：一条指令从其代码被从内存单元中取出到其所规定的操作执行完毕，所用的时间，称为相应指令的指令周期。 总线周期：是指CPU与存储器或外设进行一次数据传送所需要的时
23、间。时钟周期：又称为T状态，是一个时钟脉冲的重复周期，是CPU处理动作的基本时间单位。它是由主频来确定，如8086的主频为5MHz，则一个时钟周期为200ns。等待周期：是在一个总线周期的T3和T4之间，CPU根据Ready信号来确定是否插入TW，插入几个TW。空闲周期：是指在二个总线周期之间的时间间隔(总线处在空闲状态)。若为3个时钟周期，则空闲周期为3个Ti。时钟周期(T)作为基本时间单位，一个等待周期TW=T；一个空闲周期Ti=T；一个总线周期通常由四个T组成，分别称为T1T2 T3 T4 ；一个指令周期由一到几个总线周期组成。典型的8086/8088总线周期序列T1状态，发地址信息；T
24、2状态，总线的高4位输出状态信息；T3状态，高4位状态信息，低16位数据信息；T3之后，可能插入TW；在T4状态，结束。21、8086/8088微机系统的主要操作系统的复位与启动操作；暂停操作；总线操作；（I/O读、I/O写、存贮器读、存贮器写）中断操作；最小模式下的总线保持；最大模式下的总线请求/允许。22 典型的总线时序图最小模式下的写周期时序23 典型的总线时序图系统复位时序 RESET是外部引入CPU的信号，高电平有效，脉冲宽度不低于4个时钟周期。每当RESET有效时，CPU便结束当前的操作，使系统回到初始状态，即：(a)使所有的三态输出线被置成高阻状态，输出控制信号失效；(b)除CS
25、=FFFFH外，指令队列和其他所有的寄存器被清零；(c)CPU从FFFF0H单元读取指令，执行操作；(d)对系统进行测试，引入DOS。三 1 存储器的分类按存储介质分类磁芯存储器、半导体存储器、光电存储器、磁膜、磁泡和其它磁表面存储器以及光盘存储器等。 按存取方式分类随机存储器(内存和硬盘)、顺序存储器(磁带)。按存储器的读写功能分类只读存储器(ROM)、随机存储器(RAM)。按信息的可保存性分类非永久记忆的存储器、永久性记忆的存储器。按在计算机系统中的作用分类主存储器、辅助存储器、缓冲存储器、控制存储器等。2 存储器系统的三项主要性能指标是【容量】、【速度】和【可靠性】3、半导体存储器的分类
26、：常被用作内存和高速缓存。(1)只读存储器(Read Only Memory,ROM)：内容只可读出不可写入，最大优点是所存信息可长期保存，断电时，ROM中的信息不会消失。主要用于存放固定的程序和数据，通常用它存放引导装入程序。掩膜ROM 其中的信息是在生产时一次性写入，不能修改，适合于保存可以成批生产的、成熟的程序与数据，成本非常低。 可编程的ROM(Programmable-ROM，PROM) 其中的信息由用户在特定的条件下一次性写入，一经写入后就无法修改，又称一次性可编程ROM。 可擦除可编程ROM(Erasable Programmable ROM,EPROM) 用户可使用系外线照射来
27、擦除信息，利用专用的写入器重新写入新的信息，并可多次擦除和多次改写，但擦除和写入时间较长。 电可擦除可编程ROM(Electronic Erasible Programmable ROM, EEPROM) 可以用特定的电信号在线进行多次擦除和改写信息，比EPROM使用方便，但存取速度较慢，价格昂贵 快擦型存储器(Flash Memory) 可以用特定的电信号在线进行多次擦除和改写信息，结构简单，存取速度快，存储容量大、读取速度快、信息不易丢失、低功耗、可在线读写和高抗干扰能力。 (2)随机存储器(Random Access Memory,RAM)：静态随机存储器(Static RAM,SRAM
28、) SRAM其存储电路是以双稳态触发器为基础，只要不掉电，信息永不会丢失，不需要刷新电路。SRAM的主要性能是：存取速度快、功耗较大、容量较小。它一般适用于构成高速缓冲存储器（Cache）。 动态随机存储器(Dynamic RAM,DRAM) DRAM是依靠电容来存储信息，电路简单集成度高，但电容漏电，信息会丢失，故需要专用电路定期进行刷新。DRAM的主要性能是：容量大、功耗较小、速度较慢。它被广泛地用作内存贮器的芯片。 4 存储器的系统结构(1)基本存储单元：一个基本存储单元可以存放一位二进制信息，其内部具有两个稳定的且相互对立的状态，并能够在外部对其状态进行识别和改变。不同类型的基本存储单
29、元，决定了由其所组成的存储器件的类型不同。 (2)存储体：一个基本存储单元只能保存一位二进制信息，若要存放MN个二进制信息，就需要用MN个基本存储单元，它们按一定的规则排列起来，由这些基本存储单元所构成的阵列称为存储体或存储矩阵。(3)地址译码器：由于存储器系统是由许多存储单元构成的，每个存储单元一般存放8位二进制信息，为了加以区分，我们必须首先为这些存储单元编号，即分配给这些存储单元不同的地址。地址译码器的作用就是用来接受CPU送来的地址信号并对它进行译码，选择与此地址码相对应的存储单元，以便对该单元进行读/写操作。存储器地址译码有两种方式，通常称为单译码与双译码。单译码：单译码方式又称字结
30、构，适用于小容量存储器。双译码：双译码结构中，将地址译码器分成两部分，即行译码器(又叫X译码器)和列译码器(又叫Y译码器)。X译码器输出行地址选择信号，Y译码器输出列地址选择信号，行列选择线交叉处即为所选中的单元。(4)片选与读/写控制电路：片选信号用以实现芯片的选择。对于一个芯片来讲，只有当片选信号有效时，才能对其进行读/写操作。片选信号一般由地址译码器的输出及一些控制信号来形成，而读/写控制电路则用来控制对芯片的读/写操作。 (5)I/O电路：I/O电路位于系统数据总线与被选中的存储单元之间，用来控制信息的读出与写入，必要时，还可包含对I/O信号的驱动及放大处理功能。 (6)集电极开路或三
31、态输出缓冲器：为了扩充存储器系统的容量，常常需要将几片RAM芯片的数据线并联使用或与双向的数据线相连，这就要用到集电极开路或三态输出缓冲器。 5 基本存储器芯片模型 在微型系统中，CPU对存储器进行读写操作，首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然后通过控制总线发出相应的读/写控制信号，最后才能在数据总线上进行数据交换。所以，存储器芯片与CPU之间的连接，实质上就是其与系统总线的连接，包括(1)地址线的连接；(2)数据线的连接；(3)控制线的连接。地址线的位数：从图中可看出地址线的位数决定了芯片内可寻址的单元数目，如Intel2114(1K4)有10条地址线，则可寻址的
32、单元数为1024个；Intel2116(16K1)有14条地址线，则可寻址的单元数为16K个。数据线的根数：RAM芯片的数据线多数为1条，静态RAM芯片一般有4条和8条。若为1条数据线，则称为位片存贮芯片；若有4条数据线，则该芯片可作为数据的低4位或高4位；若有8条数据线，则该芯片正好作为一个字节数，其引脚已指定相应数据位的名称。 控制线：RAM芯片的控制引脚信号一般有：芯片选择信号、读/写控制信号，对动态RAM（DRAM）还有行、列地址选通信号。6 存储器芯片与CPU的连接 在实际应用中，进行存储器与CPU的连接需要考虑以下几个问题：CPU的总线负载能力；CPU与存储器之间的速度匹配；存储器
33、地址分配和片选；控制信号的连接。(1)控制线的连接：即如何用CPU的存储器读写信号同存储器芯片的控制信号线连接，以实现对存储器的读写操作。简单系统：CPU读写信号与存储器芯片的读写信号直接相连。复杂系统：CPU读写信号和其它信号组合后与存储器芯片的读写信号直接相连。 CPU读信号最终和存储器的读信号相连，CPU写信号最终和存储器的写信号相连。61168088D7D0I/O8I/O12164(0)8088D7D0DIN(DOUT)2164(6)DIN(DOUT)2164(7)DIN(DOUT)D6(2) 数据线的连接：若一个芯片内的存储单元是8位，则它自身就作为一组，其引脚D0D7可以和系统数据
34、总线D0D7或D8D15直接相连。若一组芯片(4个或8个)才能组成8位存储单元的结构，则组内不同芯片应与不同的数据总线相连。61168088D7D0I/O8I/O12164(0)8088D7D0DIN(DOUT)2164(6)DIN(DOUT)2164(7)DIN(DOUT)D6(3) 地址线的连接：将用以“字选”的低位地址总线直接与存贮芯片的地址引脚相连，将用以“片选”的高位地址总线送入译码器27328086译码器A19A12A11A0A11A061168086译码器A19A11A10A0A10A0 地址线的连接 可以根据所选用的半导体存储器芯片地址线的多少，把CPU的地址线分为芯片外(指存
35、储器芯片)地址和芯片内的地址，片外地址经地址译码器译码后输出。作为存储器芯片的片选信号，用来选中CPU所要访问的存储器芯片。片内地址线直接接到所要访问的存储器芯片的地址引脚，用来直接选中该芯片中的一个存储单元。对4K8b的2732而言，片外地址线为A19A12，片内地址线为A11A0；对2K8b的6116而言，片外地址线为A19A11，片内地址线为A10A0。 组成一个存储系统通常是由多个存储芯片组成。CPU每次访问内存只能对一个存储单元进行读或写，这个单元位于某个芯片中或一组芯片中。因此，首先要找到这个或这组芯片，这就是所谓的片选问题。换句话说，就是每当CPU访问内存，如何产生相应芯片的片选
36、信号。指定一个存贮单元是由CPU给出的地址来决定的，硬件寻址的方法是将地址总线分成两部分。一部分直接送入芯片进行“片内地址译码”，确定片内单元的位置；另一部分送入译码器进行“片外地址译码”产生片选信号。 通常我们有三种片选方法：线选法、全译码法、部分译码法线选法 在剩余的高位地址总线中，任选一位作为片选信号直接与存贮芯片的CS引脚相连，这种方式就称为线选法。其特点是无需译码器，但有较多的地址重叠区。该方法适用于存储器容量不大，所使用的存储芯片数量不多，而CPU寻址空间远远大于存储器容量。（1）1KBCS（2）1KBCS（3）1KBCS（4）1KBCSA10A11A13A11A0A9全译码法 除
37、去与存储芯片直接相连的低位地址总线之外，将剩余的地址总线全部送入“片外地址译码器”中进行译码的方法就称为全译码法。其特点是物理地址与实际存储单元一一对应，但译码电路复杂。 8KB(2)CS8KB(1)CS 8KB(8)CS 3-8译码器A0A12A13A15Y0Y1Y7部分译码法 除去与存储芯片直接相连的低位地址总线之外，剩余的部分不是全部参与译码的方法就称为部分译码。其特点是译码电路比较简单，但出现“地址重叠区”，一个存贮单元可以由多个地址对应。 地址译码器 将CPU与存储器连接时，首先根据系统要求，确定存储器芯片地址范围，然后进行地址译码，译码输出送给存储器的片选引脚CS。能够进行地址译码
38、功能的部件叫做地址译码器。常见的地址译码器如74LS138电路。 如图给出了该译码器的引脚和译码逻辑框图。由图可看到，译码器74LS138的工作条件是控制端G1=1,G2A*=0,G2B*=0，译码输入端为C、B、A，故输出有八种状态，因规定CS*低电平选中存储器，故译码器输出也是低电平有效。当不满足编译条件时，74LS138输出全为高电平，相当于译码器未工作。74LS138的真值表如下表。 G1 C B A译码输出1 0 00 0 0=0，其余为11 0 00 0 1=0，其余为11 0 00 1 0=0，其余为11 0 00 1 1=0，其余为11 0 01 0 0=0，其余为11 0 0
39、1 0 1=0，其余为11 0 01 1 0=0，其余为11 0 01 1 1=0，其余为1不是上述情况 全为16 典型的半导体芯片举例(1)SRAM芯片HM6116 6116芯片的容量为2 K8 bit，有2048个存储单元，需11根地址线，7根用于行地址译码输入，4根用于列译码地址输入，每条列线控制8位，从而形成了128128个存储阵列，即16 384个存储体。6116的控制线有三条，片选CS、输出允许OE和读写控制WE。Intel 6116存储器芯片的工作过程如下： 读出时，地址输入线A10A0送来的地址信号经地址译码器送到行、列地址译码器，经译码后选中一个存储单元(其中有8个存储位)，
40、由CS、OE、WE构成读出逻辑(CS=0，OE=0，WE=1)，打开右面的8个三态门，被选中单元的8位数据经I/O电路和三态门送到D7D0输出。写入时，地址选中某一存储单元的方法和读出时相同，不过这时CS=0，OE=1，WE=0，打开左边的三态门，从D7D0端输入的数据经三态门和输入数据控制电路送到I/O电路，从而写到存储单元的8个存储位中。当没有读写操作时，CS=1，即片选处于无效状态，输入输出三态门至高阻状态，从而使存储器芯片与系统总线“脱离”。6116的存取时间在85150 ns之间。(2)DRAM芯片2164 DRAM芯片2164A的容量为64 K1 bit，即片内有65 536个存储
41、单元，每个单元只有1位数据，用8片2164A才能构成64 KB的存储器。若想在2164A芯片内寻址64 K个单元，必须用16条地址线。但为减少地址线引脚数目，地址线又分为行地址线和列地址线，而且分时工作，这样DRAM对外部只需引出8条地址线。芯片内部有地址锁存器，利用多路开关，由行地址选通信号RAS(Row Address Strobe)，把先送来的8位地址送至行地址锁存器，由随后出现的列地址选通信号CAS(Column Address Strobe)把后送来的8位地址送至列地址锁存器，这8条地址线也用手刷新，刷新时一次选中一行，2 ms内全部刷新一次。Intel 2164A的内部结构示意图如
42、图所示。 Intel 2164A的内部结构示意图图中64 K存储体由4个128128的存储矩阵组成，每个128128的存储矩阵，由7条行地址线和7条列地址线进行选择，在芯片内部经地址译码后可分别选择128行和128列。锁存在行地址锁存器中的七位行地址RA6RA0同时加到4个存储矩阵上，在每个存储矩阵中都选中一行，则共有512个存储电路可被选中，它们存放的信息被选通至512个读出放大器，经过鉴别后锁存或重写。锁存在列地址锁存器中的七位列地址CA6CA0(相当于地址总线的A14A8)，在每个存储矩阵中选中一列，然后经过4选1的I/O门控电路(由RA7、CA7控制)选中一个单元，对该单元进行读写。2
43、164A数据的读出和写入是分开的，由WE信号控制读写。当WE为高时，实现读出，即所选中单元的内容经过三态输出缓冲器在DOUT脚读出。而WE当为低电平时，实现写入，DIN引脚上的信号经输入三态缓冲器对选中单元进行写入。2164A没有片选信号，实际上用行选RAS、列选CAS信号作为片选信号。(3)EPROM芯片2732A 4K8位存取时间为200ns、250ns；（1）引脚功能：24脚，图5-12（a）地址线：12条，A11A0数据线：8条，O7O0控制线：2条，-CE（片选）-OE：输出允许（复用）电气引脚：3条，Vcc（+5V），GND（地） Vpp（+21V），编程高压，与-OE引脚复用（2）工作方式：6种读方式： 当地址有效后，-CE和-OE同时有效，读待用方式： -CE无效时，保持状态，输出高阻，-OE不起作用，自动进入低功耗（125mA降到35mA）编程方式 -OE/Vpp引脚加21V高压时，进入编程方式。 编程地址送地址引脚，数据引脚输入8位编程数据，地址和数据稳定后，-CE端加1个低有效的50ms55ms编程脉冲（直流信号不起作用），写入1个单元。然后可换地址、数据写第2个单元。编程禁止方式： -OE/Vpp加21V高压，-CE加高电平，禁止编程，输出高阻。输出禁止方式： -CE有效，-OE加高电平，禁止输出，数据线高阻。Intel标识符方式： A9