《基于FPGA的ASK调制解调器的设计(共28页).doc》由会员分享，可在线阅读，更多相关《基于FPGA的ASK调制解调器的设计(共28页).doc（28页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、精选优质文档-倾情为你奉上 大连交通大学信息工程学院毕 业 设 计 (论 文)题 目 基于FPGA的ASK调制解调器的设计 学生姓名 刘师宇 专业班级 信息工程09-2 指导教师 徐佳 职 称 讲师 所在单位 电气工程系信息工程教研室 教研室主任 石桂名 完成日期 2013年 6月28日专心-专注-专业摘 要在科技高速发展的今天,作为现代通信系统的关键技术之一的调制解调技术一直是人们研究的一个重要方向。在数字传输系统中，数字信号对高频载波进行调制，变成频带信号，在接收端进行解调，恢复原数字信号对载波的控制,可使用振幅调制即振幅键控（ASK）。现场可编程门阵列（FPGA）在通信领域得到了广泛的应
2、用，利用FPGA性能优越、使用方便的特点，可以简化振幅调制解调电路的设计，而且易于反复编写和修改程序。基于FPGA的ASK调制解调器具有外围电路简单，效率高，执行速度快，实用性高等特点。因此，这篇文章介绍了通过对VHDL语言及ASK相关知识的学习，运用VHDL语言进行编程和Quartus II软件进行仿真来实现基于FPGA的ASK调制解调器的设计，设计出相应硬件设计的电路图和软件设计并且得到仿真结果，完成了二进制基带数字信号的调制和解调得，到了相应的调制信号和解调信号，进而完成基于FPGA的ASK调制解调器的设计。关键词：现场可编程门阵列 振幅键控 VHDL 调制解调ABSTRACTIn to
3、days rapid development of science and technology. As one of the key technology of modern communication system of modulation demodulation technology has been research one of the important direction. In digital transmission systems, digital signal of high frequency carrier wave modulation, into a freq
4、uency band signal, carries on the demodulation in the receiving end, restore the original digital signal control of the carrier can use amplitude modulation amplitude keying (ASK). Field programmable gate array (FPGA) has been widely used in the field of communication, the advantage of the character
5、istics of FPGA is superior in performance, easy to use, can simplify the design of amplitude modulation demodulation circuit and easy to write and modify the program again and again. ASK a modem based on FPGA has the peripheral circuit is simple, high efficiency, execution speed, high practicability
6、 etc. Therefore, this article introduces the based on the VHDL language and ASK the related knowledge of learning, using VHDL language programming and the Quartus II software simulation to achieve ASK modem based on the FPGA design, design the corresponding hardware circuit diagram and software desi
7、gn and get the simulation results, complete the binary baseband digital signal modulation and demodulation, obtained the corresponding modulation signal and demodulation signal, and then finish ASK modem design based on FPGA.Key words：FPGA ASK VHDL modulator and demodulator目 录1 前 言1.1 ASK指的是幅移键控。它是根
8、据信号的不同来调节正弦波的幅度。幅度键控可以通过开关电路和乘法器来实现。载波在数字信号1或者0的控制下通或断：在信号为1的状态下，载波接通，此时传输信道上有载波出现；在信号为0的状态下，载波关断，此时传输信道上无载波传送。因此可以在接收端根据载波的有或无还原出数字信号的1和0。幅移键控法(ASK)的载波幅度是随着调制信号而变化的，其最简单的形式是，载波在二进制调制信号控制下通断，此时又可称作开关键控法1。ASK作为一种为数字调制传输的一种常用方式，具备有一些很重要的特点：第一,基于ASK的神经网络算法用于解调处理,其抗干扰性能优于传统方法；第二,基于ASK的神经网络解调器有和传统解调器相似的处
9、理单元；第三,解调系统为并行结构,所以处理速度更快。绍FPGA的原文是Field Programmable Gate Array元件可编程逻辑门阵列，是一个含有可编辑元件的半导体设备，是一个可供使用者程式化的逻辑门元件。FPGA采用了逻辑单元阵列LCA的概念，其中分为可配置逻辑模块CLB、输出输入模块IOB和内部连线三个部分。FPGA利用小型查找表(161RAM)来实现组合逻辑，每个查找表连接到一个D触发器的输入端，然后触发器驱动其他逻辑电路或I/O，由此构成了即可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储器单元中的
10、值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系取消，因此，FPGA能够反复使用。FPGA的编程不必使用专用的FPGA编程器，只要用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM。这样，同一片FPGA，如果不同的编程数据，就可以实现不同的电路功能。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，
11、采用不同的编程方式5。FPGA的基本特点：1、采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。2、FPGA可做全定制或半定制ASIC电路的中试样片。3、FPGA内部有丰富的触发器和I/O引脚。4、FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5、FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程
12、。如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能
13、、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nmFPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度地帮助系统设计工程师以更快、更高效的方式应用65nmFPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛4。本课题是基于FGPA设计ASK调制解调器，实现数字信号对载波的调制和解调，熟练使用相关开发工具软件Quartus II熟悉数字信号载波调制解调的基本方式。设计出ASK调制解调器的总体
14、方案，满足外围电路简单，效率高，执行速度高，实用性高等特点，实现简化传统调制解调器设计的目的。在简化系统的前提下，根据系统的总体功能与硬件特点，设计总体框图，根据EDA语言的特点，进行具体语言设计，让系统的解调结果准确，进行波形仿真与调试,完成调制解调器的任务。要求设计出一种基于FPGA技术实现的ASK调制解调器硬件方案设计及软件设计。Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、Verilog HDL、AHDL和VHDL完成电路描述，并将其保存为
15、设计实体文件；芯片（电路）平面布局连线编辑；Logic Lock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。 Q
16、uartus II包括模块化的编辑器。编辑器包括分析/综合器（Analysis & Synthesis）、适配器（Fitter）、装配器(Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)和编辑数据接口(Compiler Database Interface)等。既可以运行所有的编辑器模块，也可以选择单独运行各个模块。及工程的建立Quartus II的基本设计流程：设计输入：包括原理图输入、HDL文本输入、EDIF网表输入、波形输入等几种方式。编译：先根据设计要求设定
17、编译方式和编译策略，如器件的选择、逻辑综合方式的选择等；然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合、器件适配，并产生报告文件、延时信息文件及编程文件，供分析、仿真和编程使用。 仿真与定时分析：仿真和定时分析均属于设计校验，其作用是测试设计的逻辑功能和延时特性。仿真包括功能仿真和时序仿真。定时分析器可通过三种不同的分析模式分别对传播延时、时序逻辑性能和建立/保持时间进行分析。 编程与验证：用得到的编程文件通过编程电缆配置 PLD，加入实际激励，进行在线测试9。设计要求设计输入设计修改功能仿真NY综合布局布线时序分析时序仿真NY编程、配置图2-1 Quartus II设计流程图Qua
18、rtus II建立工程基本方法：1、单击菜单File-New Project Wizard，如果是首次使用将弹出新建工程向导介绍(Introduction)对话框。从对话框中可以了解到新建工程向导中将要完成的工作内容和一些其他信息。2、单击Next进入工程建立路径和工程名称对话框，在第一栏中设定好工程建立的路径，在第二栏中填写工程的名称，在第三栏中填写工程顶层设计文件的名称。在默认状态下，顶层设计文件的名称和工程名称相同。3、单击Next进入加入工程文件对话框。4、单击Next进入目标器件选择对话框。在这里还可以选择目标器件的参数，还有器件的封装型号，引出数目和速度级别。 5、单击Next指定
19、工程中应用的其它EDA工具。6、单击Next可以看到新建工程的报告，所设置的参数都在报告中，单击Finish完成新工程的建立。设计输入是设计者对系统要实现的逻辑功能进行描述的过程。设计输入有多种表达方式，常用的用原理图输入、硬件描述语言输入、网表输入等。原理图输入：原理图设计输入方式是利用软件提供的各种原理图库，采用画图的方式进行设计输入。这是一种最为简单和直观的输入方式。原理图输入方式的效率比较低，半只用于小规模系统设计，或用于在顶层拼接各个以设计完成的电路子模块。硬件描述语言输入：这种设计输入方式是通过文本编辑器，用VHDL，Verilog或AHDL等硬件描述语言进行设计输入。采用语言描述
20、的有点事效率较高，结果容易仿真，信号观察方便，在不同的设计输入库之间转换方便，适用于大规模数字系统的设计。但语言输入必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。网表输入：现代可编程数字系统设计工具都提供了和它第三方EDA工具相连接的接口。采用这种方法输入时，可以通过标准的网表把它设计工具上已经实现了的设计直接移植进来，而不必重新输入。一般开发软件可以接受的网表有EDIF格式、VHDL格式及Verilog格式等。在用网表输入时，必须注意在两个系统中采用库的对应关系，所有的库单元必须一一对应，才可以成功读入网表。原理图设计输入方式是利用软件提供的各种原理图库，采用画图的方式进行设计输
21、入。这是一种最为简单和直观的输入方式。原理图输入方式的效率比较低，半只用于小规模系统设计，或用于在顶层拼接各个以设计完成的电路子模块。下面介绍原理图输入的过程：1、在File菜单中选择New项，将出现新建文件对话框。选择“Block Diagram/Schematic File”项。2、点击“OK”,在主界面中将打开“Block Editor”窗口。所示的“Block Editor”包括主绘图区和主绘图工具条两部分。主绘图区是用户绘制原理图的区域，绘图工具条包含了绘图所需要的一些工具。 3、点击绘图工具栏上的按钮打开元件添加窗口。在“Libraries”栏中显示目前你已经安装的元件库，一般缺省
22、会有mega functions、others 和primitives这三个库。其中mega functions是参数化模块库，包含了一些参数可调、功能复杂的高级功能模块；others库中则包含了原来MAX+PLUS II中的部分器件库，其中包括了大部分的74系列中规模逻辑器件；primitives库是基本库包含一些基本的逻辑器件。4、在元件库中打开元件目录，选中所需要的元件，此时在右侧窗口中能即时看到该器件的外形，单击“OK”按钮，对话框关闭，此时在鼠标光标处将出现所选的元件，并随鼠标的移动而移动，在合适的位置点击鼠标左键，放置一个元件，移动鼠标，重复放置第二个元件，放置结束时点击鼠标右键选
23、择Cancel。5、完成元件放置后就需要连接各个器件了。连接元器件的两个端口时，先将鼠标移到其中一个端口上，这时鼠标指示符自动变为“+”形状，然后一直按住鼠标的左键并将鼠标拖到第二个端口，放开左键，则一条连接线被画好了。如果需要删除一根连接线，可单击这根连接线使其成高亮线，然后按键盘上的“Delete”键即可。6、从“File”菜单下选择“Save”，出现文件保存对话框。单击“OK”，使用默认的文件名存盘。默认的文件名为项目顶层模块名加上“.bdf”后缀。VHDL是由美国军方组织开发的，VHDL主要用于描述的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格
24、与句法是十分类似于一般的。它将一项工程设计实体分成外部和内部。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL的基本点。VHDL作为描述硬件电路设计的语言，VHDL语言目前主要是对数字电路设计的描述，对模拟电路的设计尚不能很好地表达。VHDL语言在编程时要更加规范，程序结构要适合整个系统的硬件结构，要符合各模块的信号时序关系，以及数据流的走向。VHDL语言的设计格式更是面向具体的硬件对象的语言，因此任何独立于硬件实体的程序设计是没有意义的。现在EDA设计代替了传统的手工设计，都是以FPGA、CPLD、EPLD等
25、可编程器件作为系统中硬件的载体，大部分是以VHDL作为设计语言，并针对所使用的芯片来选择不同公司的软件在计算机上进行设计、综合。这种用程序设计完成的硬件结构可装载到对应的可编程器件中，进行仿真、模拟、验证。其特点在于：能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证实际的正确性；便于文件管理易于理解和设计重用。严格地讲，VHDL是一种用来描述数字逻辑系统的“编程语言”。它通过对硬件行为的直接描述来实现对硬件的物理实现，代表了当今硬件设计的发展方向。VHDL是为了满足逻辑设计过程中的各种需求而设计的。第
26、一，它是可以用来描述逻辑设计的结构，比如逻辑设计中有多少个子逻辑，而这些子逻辑又是如何连接的。除此之外，VHDL并不十分关心一个具体逻辑依靠何种方式实现，而是把开发者的精力集中到逻辑所实现的功能上。第二，VHDL采用类似高级语言的语句格式完成对硬件行为的描述，具备更强的模块化能力，并拥有良好的可读性以及程序的移植性。另外，VHDL淡化状态机，与或表达式等早一代硬件描述语言中的元素，用更类似于高级语言的表达式取代。这些也是为什么把VHDL称为“编程语言”的原因。第三，VHDL给出逻辑的模拟与调试为设计工作提供了最大的空间。VHDL调试的过程是相当灵活的：一方面可以使用传统的调试方法，比如适用传统
27、的波形激励或编写测试向量；另一方面，可以使用一些VHDL原码调试器，这类调试器可以大大加快VHDL程序调试的速度，因为它可以像调试软件一样单步跟踪调试每一条语句，并且可以设置断点，观察内部变量等。这些功能是传统的调试仿真方法所不具备的。这种调试器比较着名的有Aldec的Active-HDL。拥有高效率的生成代码，能够节省大量的资源。甚至不必编写任何测试向量便可以进行源代码级的调试。而且，设计者可以非常方便地比较各种方案之间的可行性及其优劣而不需做任何实际的电路实验。成完整的VHDL程序，通常要求最低能为VHDL综合器所支持，并能作为一个独立的设计单元。在VHDL程序中，通常包含包括实体（ENT
28、ITY）、结构体（architecture）、配置（configuration）、包（package）和库（library）5个部分。1、 实体实体是VHDL设计中最基本的模块，VHDL实体作为一个设计实体的组成部分，其功能是对这个设计实体与外部电路将进行接口描述。它是设计实体的表层设计单元，可以简单到是一个与门也可以复杂到是一个数字系统，但其结构基本上是一致的，都是由说明和结构体组成。说明是对实体与外部电路进行接口描述的；而结构体用于描述此实体的逻辑结构和逻辑功能。实体：以ENTITY.END ENTITY e_name描述期间的端口特性。2、结构体结构体又称构造体，是VHDL设计中最主要部
29、分。它具体地说明设计单元的行为、部件及内部的连接关系，也就是说它定义了设计单元的具体功能。结构体对其基本设计单元的输入输出关系有3种描述方式，即行为描述、寄存器传输描述和结构描述。不同的描述方式，只体现在描述语句上。一个完整、能被综合实现的VHDL设计必须有一个实体和对应的结构体，一个实体可以对应一或多个结构体，结构体是对实体功能的具体描述，一定要跟在实体的后面。结构体一般由两大部分组成：一部分是对数据类型、常数、信号、子程序和元件等因素进行说明的部分；另一部分为描述实体的逻辑行为、以各种不同的描述风格表达的功能描述语句，包括各种顺序语句和并行语句。结构体：以ARCHITECTURE.END
30、ARCHITECTURE 给出期间的逻辑功能和行为8。3、库与程序包库是专门存放预先编译好的程序包的地方。在VHDL语言中，库的说明总是放在设计单元的最前面。VHDL库：LIBRARY语句打开VHDL库IEEE库、标准库STD、工作库WORK。程序包是用来罗列VHDL语言中所要用到的信号定义、常数定义、数据类型、部件语句、函数定义和过程定义等，它是一个可编译的设计单元，也是库结构中的一个层次。要使用程序包时，可以用USE语句说明，如STD_LOGIC_1164、STD_LOGIC_UNSIGNED、STANDARD等程序。程序包的结构由程序包的说明部分即程序包首和程序包的内容部分，即程序包体两
31、部分组成。一个完整的程序包中，程序包首与程序包体名是一个名字6。4、 配置配置可以把特定的结构体指定给一个确定的实体，用来为较大的系统设计提供管理和工程组织的。配置语句可以为实体指定货配属一个结构体。配置主要为顶层设计实体指定结构体，货为参与例化的元件实体指定所希望的结构体，以层次方式来对元件例化做结构配置。每个可以拥有多个不停的结构体，而每一个结构体的地位是相同的，在这种情况下，可以利用配置说明为这个实体指定一个结构体。5、 子程序VHDL子程序是一个VHDL程序模块，这个模块利用顺序语句来定义和完成运算，因此，只能使用顺序语句。子程序虽然不能从本结构体的并行语句或进程结构中直接读取信号值或
32、者向信号赋值。但是能更有效地完成重复性的工作。子程序的使用方式只能通过子程序调用及与子程序的界面端口进行通信。 1、VHDL数据类型VHDL对运算关系与赋值关系中各量（操作数）的数据类型有严格要求。VHDL要求设计实体种的每一个常数、信号、变量、函数以及设定的各种参数都必须具有确定的数据类型。VHDL中的数据类型可分为4类：l 标量型：包括实数类型、整数类型、枚举类型、时间类型。l 复合类型：可以由小的数据类型复合而成。其主要有数组型和记录型。l 存取类型：为给定的数据类型的数据对象提供存取方式。l 文件类型：用于提供多值存取类型。 2、VHDL操作符在传统的程序设计语言一样，VHDL各种表达
33、式中的基本元素也是有不同类型的运算符相连而成的其又称为操作符。在VHDL中，有4类操作符，即；逻辑操作符(Logical Operator)、关系操作符(Relational Operator)、算术操作符(Arithmetic Operator)和符号操作符(Sign Operator)；此外还有重载操作符（Overloading Operator）。前3类操作符是完成逻辑和算术运算的最基本的操作符单元；重载操作符是对基本操作符作了重新定义的函数型操作符。 3、VHDL常用语句VHDL常用语句分为两大类顺序语句和并行语句，其中顺序语句必须放在进程中，因此可以把顺序语句称作为进程中的语句。并行
34、语句：并行语句间在执行顺序的地位上是平等的，其执行顺序与书写顺序无关。在执行时，并行语句之间可以有信息往来，也可以是互为独立、互不相关。每一并行语句内部的语句运行方式可以有两种不同的方式，即并行执行方式和顺序执行方式。并行语句主要有7种：并行信号赋值语句、进程语句、块语句、条件信号赋值语句、元件例化语句、生成语句、并行过程调用语句。其中，并行信号赋值语句包括：直接设置语句、条件式信号设置语句、条件信号赋值语句。l 直接设置语句：直接设置语句是采用“=”运算符。 l 条件式信号设置语句： When-Else When-Else 命令也是属于同时并行的语句命令，它的语法格式如下：信号 A = 信号
35、 B When（条件1） Else 信号 C When（条件2） Else 信号 D； l 条件信号赋值语句： WITH 选择表达式 SELECT 赋值目标信号 语句命令方块 A； When 信号值 2= 语句命令方块 B； .3 ASK调制解调的原理 3.1 ASK调制原理“幅移键控”又称为“振幅键控”记为ASK。也有称为“开关键控”通断键控的所以又记作OOK信号。ASK是一种相对简单的调制方式。幅移键控ASK相当于模拟信号中的调幅只不过与载频信号相乘的是二进制数码而已。幅移就是把频率、相位作为常量而把振幅作为变量信息比特是通过载波的幅度来传递的。二进制振幅键控2ASK由于调制信号只有0或1
36、两个电平相乘的结果相当于将载频或者关断或者接通它的实际意义是当调制的数字信号为“1”时传输载波当调制的数字信号为“0”时不传输载波。一般载波信号用余弦信号而调制信号是把数字序列转换成单极性的基带矩形脉冲序列而这个通断键控的作用就是把这个输出与载波相乘就可以把频谱搬移到载波频率附近实现ASK。二进制幅度调制信号的码元表示为： (3-1)其中为载波信号的角频率；是随基带调制信号变化的振幅，即发送“1”时，；发送“0”时，；在数字信号处理中，该调制信号为矩形脉冲，其产生方法主要有两种：一种是利用乘法器实现矩形脉冲的载波输出；另一种是利用开关键控来实现ASK信号输出3。乘法器A（t）S(t) 图3-1
37、 乘法器框图 (1)乘法器利用乘法器来实现ASK的基本原理与传统的模拟电路相似如图3-1，将基带信号和载波信号相乘即可得到输出的调制信号。乘法器是用来频谱搬移的，相乘后的信号通过带通滤波器滤去高频谐波和低频干扰，所输出的信号是振幅键控信号。 (2)开关键控开关键控就是一个选通开关电路。选通信号的一端是调制信号，另一端接地。选通控制信号为基带信号。当基带信号为“1”时，选通正弦调制信号，当基带信号“0”时，选通接地。由于振幅键控的输出波形是断续的正弦波，所以也称为OOK调制，经典的实现方法是用一个开关来控制载波振荡器的输出来获得调制信号的输出。3.2 ASK解调原理1、包络检波法包络检波法的原理
38、方框图如图3-3所示。带通滤波器BPF恰好使ASK信号完整地通过经包络检测后输出其包络。低通滤波器LPF的作用是滤除高频杂波使基带信号包络通过。抽样判决器包括抽样、判决及码元形成器。定时抽样脉冲位同步信号是很窄的脉冲通常位于每个码元的中央位置其重复周期等于码元的宽度。不计噪声影响时带通滤波器输出为ASK信号。包络检波器输出为。经抽样、判决后将码元再生，即可恢复出数字序列3。带通滤波器抽样判决器半波或全波整流低通滤波器 同步信号图3-3 包络检波法2、相干法相干检测法原理方框图如图3-4所示。相干检测就是同步解调，要求接收机产生一个与发送载波同频同相的本地载波信号，称其为同步载波或相干载波。利用
39、此载波与收到的已调信号相乘，输出为 (3-2)经低通滤波器滤除第二项高频分量后，即可输出信号。低通滤波器的截止频率与基带数字信号的最高频率相等。由于噪声影响及传输特性的不理想，低通滤波器输出波形有失真，经抽样判决、整形后再生数字基带脉冲3。输出抽样判决器低通滤波器相乘器带通滤波器位同步信号相干载波图3-4 相干法原理图3.3 FPGA目标芯片介绍EPF10K10LC84图3-5 EPF10K10LC84引脚图1、配置管脚：MSEL1:0：用于选择配置模式，比如AS、PS等。DATA0：FPGA串行数据输入，连接到配置器件的串行数据输出管脚。DCLK：FPGA串行时钟输出，为配置器件提供串行时钟
40、。nCSO（I/O）：FPGA片选信号输出，连接到配置器件的nCS管脚。ASDO（I/O）：FPGA串行数据输出，连接到配置器件的ASDI管脚。nCEO：下载链期间始能输出。在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空。nCE：下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。nCNFIG：用户模式配置起始信号。nSTATUS：配置状态信号。CONF_DONE：配置结束信号。2、电源管脚：VCCINT：内核电压。130nm为1.5V，90nm为1.2VVCCIO：端口电压。一般为3.3V，还可以支持
41、多种电压，5V、1.8V、1.5VVREF：参考电压GND：信号地3、时钟管脚：VCC_PLL：PLL管脚电压，直接连VCCIOGNDA_PLL：PLL模拟地GNDD_PLL：PLL数字地CLKn：PLL时钟输入PLLn_OUT：PLL时钟输出4、特殊管脚：VCCPD：用于寻则驱动VCCSEL：用于控制配置管脚和PLL相关的输入缓冲电压PROSEL：上电复位选项NIOPULLUP：用于控制配置时所使用的用户I/O的内部上拉电阻是否工作TEMPDIODEN：用于关联温度敏感二极管表3-1 EPF10K10LC84芯片特性产品培训模块使用FPGA进行工业设计的三个原因标准包装45 类别集成电路 (
42、IC)家庭嵌入式 - FPGA（现场可编程门阵列） 系列FLEX-10KLAB/CLB数72逻辑元件/单元数 576RAM位总计6144输入/输出数 59门数31000电源电压4.75 V 5.25 V 安装类型表面贴装工作温度0C 85C封装/外壳84-LCC（J 形引线） 供应商设备封装84-PLCC（29.31x29.31） 其它名称544-1937-5544-1937-NDEPF10K10LC84-4-NDQ4 ASK调制与解调 4.1 基于FPGA的ASK调制系统4.1.1 基于FPGA的ASK调制系统电路设计及程序根据上述对ASK调制系统的原理的研究，结合VHDL硬件描述语言的特点
43、，对ASK调制系统设计了以下模型如图4-1：时钟信号载波信号四分频调制信号与门基带信号图4-1 ASK调制系统模型图 通过图4-1可以看出在输出端有一个与门负责控制是否输出调制信号，前面级联的多路选择器组成分频电路，用来实现发送1时的调制信号。图4-2为ASK调制功能原件图，为其中y为输出端，clk为触发时钟信号，x为基带信号，start为调制控制信号。图4-2 ASK调制电路图 基于FPGA的ASK调制系统仿真程序：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_ASK is port(clk :in std_logic; -系统时钟start :in std_logic;-开始调制信号x :in std_logic; -基带信号y :out std_logic); -调制信号end PL_ASK;architecture behave of PL_ASK is signal q