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1、精选优质文档-倾情为你奉上数电课程各章重点第一章 逻辑代数基础知识要点一、 二进制、十进制、十六进制数之间的转换；二进制数的原码、反码和补码二、 逻辑代数的三种基本运算以及5种复合运算的图形符号、表达式和真值表：与、或、非三、 逻辑代数的基本公式和常用公式、基本规则逻辑代数的基本公式逻辑代数常用公式： 一、逻辑代数的基本公式和常用公式1）常量与变量的关系+0与+11与1与02）与普通代数相运算规律a.交换律：+b.结合律：（+）+（+）c.分配律： ）3）逻辑函数的特殊规律a.同一律：+b.摩根定律：，b.关于否定的性质基本规则：反演规则和对偶规则，例1-5四、 逻辑函数的三种表示方法及其互相
2、转换逻辑函数的三种表示方法为：真值表、函数式、逻辑图会从这三种中任一种推出其它二种，详见例1-7五、 逻辑函数的最小项表示法：最小项的性质；例1-8六、 逻辑函数的化简：要求按步骤解答1、 利用公式法对逻辑函数进行化简1）合并项法：利用+或,将二项合并为一项，合并时可消去一个变量例如：2）吸收法利用公式，消去多余的积项，根据代入规则可以是任何一个复杂的逻辑式例如化简函数解：先用摩根定理展开：再用吸收法3）消去法利用 消去多余的因子例如，化简函数 解：= 4)配项法利用公式将某一项乘以（），即乘以1，然后将其折成几项，再与其它项合并。例如：化简函数解：2.应用举例将下列函数化简成最简的与或表达式
3、1）2) L=3) L=解：1） = = = = =2) L= = = = =3) L=2、 利用卡诺图对逻辑函数化简3、 具有约束条件的逻辑函数化简例1.1 利用公式法化简 解： 例1.2 利用卡诺图化简逻辑函数 约束条件为特别注意：1.什么是约束条件？对函数输入变量组合的限制.例如AB=0. 2.什么是约束项？不满足约束条件的乘积项。上例：AB，ABC 3.约束项是不是无关项？约束项是无关项的一种，（另外一种是任意项） 4.卡罗图上如何表示约束条件？将约束相对应的区域填“X”。解：函数Y的卡诺图如下： 第二章 门电路知识要点门电路是构成各种复杂集成电路的基础，本章着重理解TTL和CMOS两
4、类集成电路的外部特性：输出与输入的逻辑关系，电压传输特性。1. TTL与CMOS的电压传输特性开门电平保证输出为额定低电平时所允许的最小输入高电平值在标准输入逻辑时，1.8关门保证输出额定高电平90%的情况下，允许的最大输入低电平值，在标准输入逻辑时，0.8为逻辑0的输入电压典型值0.3为逻辑的输入电压典型值3.0为逻辑的输出电压典型值3.5为逻辑0的输出电压典型值0.3对于TTL：这些临界值为，,低电平噪声容限： 高电平噪声容限：例：7400的它的高电平噪声容限31.81.2它的低电平噪声容限0.80.30.52.TTL与COMS关于逻辑0和逻辑1的接法7400为CMOS与非门采用+5电源供
5、电，输入端在下面四种接法下都属于逻辑0输入端接地输入端低于1.5的电源输入端接同类与非门的输出电压低于0.1输入端接10电阻到地74LS00为TTL与非门，采用+5电源供电，采用下列4种接法都属于逻辑1输入端悬空输入端接高于2电压输入端接同类与非门的输出高电平3.6输入端接10电阻到地第三章一、三极管开、关状态1、饱和、截止条件：截止：， 饱和：2、反相器饱和、截止判断二、基本门电路及其逻辑符号与门、或非门、非门、与非门、OC门、三态门、异或；传输门、OC/OD门及三态门的应用三、门电路的外特性1、输入端电阻特性：对TTL门电路而言，输入端通过电阻接地或低电平时，由于输入电流流过该电阻，会在电
6、阻上产生压降，当电阻大于开门电阻时，相当于逻辑高电平。习题2-7以下内容了解2、输入短路电流IIS 输入端接地时的输入电流叫做输入短路电流IIS。3、输入高电平漏电流IIH 输入端接高电平时输入电流4、输出高电平负载电流IOH5、输出低电平负载电流IOL6、扇出系数NO 一个门电路驱动同类门的最大数目第三章 组合逻辑电路知识要点一、 组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关二、 组合逻辑电路的分析方法（按步骤解题）三、 若干常用组合逻辑电路译码器（74LS138）全加器（真值表分析）数选器（74151和74153）四、 组合逻辑电路设计方法（按步骤解题）1、 用
7、门电路设计 2、 用译码器、数据选择器实现例3.1 试设计一个三位多数表决电路1、 用与非门实现2、 用译码器74LS138实现3、 用双4选1数据选择器74LS153解：1. 逻辑定义设A、B、C为三个输入变量，Y为输出变量。逻辑1表示同意，逻辑0表示不同意，输出变量Y=1表示事件成立，逻辑0表示事件不成立。2. 根据题意列出真值表如表3.1所示 表3.1 3. 经化简函数Y的最简与或式为：4. 用门电路与非门实现 函数Y的与非与非表达式为： 逻辑图如下： 5. 用38译码器74LS138实现由于74LS138为低电平译码，故有由真值表得出Y的最小项表示法为： 用74LS138实现的逻辑图如
8、下：6. 用双4选1的数据选择器74LS153实现 74LS153内含二片双4选1数据选择器，由于该函数Y是三变量函数，故只需用一个4选1即可，如果是4变量函数，则需将二个4选1级连后才能实现 74LS153输出Y1的逻辑函数表达式为： 三变量多数表决电路Y输出函数为： 令 A=A1，B=A0，C用D10D13表示，则 D10=0，D11=C，D12=C，D13=1 逻辑图如下：注：实验中1位二进制全加器设计：用138或153如何实现？1位二进制全减器呢？一、组合逻辑电路的设计方法根据实际需要，设计组合逻辑电路基本步骤如下：1.逻辑抽象分析设计要求，确定输入、输出信号及其因果关系设定变量，即用
9、英文字母表示输入、输出信号状态赋值，即用0和1表示信号的相关状态列真值表，根据因果关系，将变量的各种取值和相应的函数值用一张表格一一列举，变量的取值顺序按二进制数递增排列。2.化简输入变量少时，用卡诺图输入变量多时，用公式法3.写出逻辑表达式，画出逻辑图变换最简与或表达式，得到所需的最简式根据最简式，画出逻辑图例，设计一个8421BCD检码电路，9要求当输入量ABCD7时，电路输出为高电平，试用最少的与非门实现该电路。解：1.逻辑抽象分由题意，输入信号是四位8421码为十进制，输出为高、低电平；设输入变量为DCBA，输出变量为；状态赋值及列真值表由题意，输入变量的状态赋值及真值表如下表所示。
10、2.化简由于变量个数较少，帮用卡诺图化简 3.写出表达式经化简，得到4.画出逻辑图二、用组合逻辑集成电路构成函数74LS151的逻辑图如右图图中，为输入使能端，低电平有效为地址输入端，为数据选择输入端，、互非的输出端，其菜单如下表。=其中为的最小项为数据输入当1时，与其对应的最小项在表达式中出现当0时，与其对应的最小项则不会出现利用这一性质，将函数变量接入地址选择端，就可实现组合逻辑函数。利用入选一数据选择器74LS151产生逻辑函数解：1）将已知函数变换成最小项表达式2)将转换成74LS151对应的输出形式=在表达式的第1项中为反变量，、为原变量，故011在表达式的第项，中A、C为反变量，为
11、原变量，故101同理=111 =110 这样将74LS151中m 取1即1取0，即0由此画出实现函数的逻辑图如下图示。第四章 触发器知识要点一、触发器分类：基本R-S触发器、同步RS触发器、同步触发器、主从R-S触发器、主从JK触发器、边沿触发器上升沿触发器（触发器、JK触发器）、下降沿触发器（触发器、JK触发器）二、触发器逻辑功能的表示方法触发器逻辑功能的表示方法，常用的有特性表、卡诺图、特性方程、状态图及时序图。对于第5章表示逻辑功能常用方法有特性表，特性方程及时序图对于第6章上述5种方法其本用到。三、各种触发器的逻辑符号、功能及特性方程1.基本R-S触发器 逻辑符号 逻辑功能特性方程：
12、若，则 若，则（约束条件） 若，则 若，则1（不允许出现） 2.同步RS触发器 （CP1期间有效） 若，则（约束条件） 若，则同步RS触发器(锁存器)动作特点：CP=1的全部时间内，S和R的变化都将引起输出端状态的变化；CP=0的全部时间内，输出端状态不变，无论S和R怎样变化； 若，则 若，则1处于不稳定状态 3.同步触发器 特性方程(CP=1期间有效)4.主从R-S触发器特性方程(作用后) 约束条件逻辑功能若，CP作用后，若，CP作用后，若，CP作用后，若，CP作用后，处于不稳定状态Note:CP作用后指由0变为1，再由1变为0时 5.主从JK触发器特性方程为：(CP作用后) 逻辑功能若，C
13、P作用后，若，CP作用后，若，CP作用后，(保持)若，CP作用后，(翻转)7. 边沿触发器边沿触发器指触发器状态发生翻转在CP产生跳变时刻发生，边沿触发器分为：上升沿触发和下降沿触发1）边沿触发器 上升沿触发器其特性方程(CP上升沿到来时有效)下降沿触发器其特性方程(CP下降沿到来时有效)2）边沿JK触发器上升沿JK触发器其特性方程 (CP上升沿到来时有效) 下降沿JK触发器其特性方程 (CP下降沿到来时有效)3）触发器上升沿触发器其特性方程(CP上升沿到来时有效)下降沿触发器其特性方程:(CP下降沿到来时有效)例：设图所示电路中，已知端的波形如图所示，试画出及端波形，设触发器初始状态为0.由
14、于所用触发器为下降沿触发的触发器，其特性方程为(CP下降沿到来时)=CP时刻之前，0，0 CP=B=00=0时刻到来时，1CP=B=10=1 不变时刻到来时0，故B=CP=0，当CP由1变为0时，1当1，而A=0CP=1时刻到来时，A=1，CP=A=0当CP0时，0当时，由于A=1，故CP= A=1图 图若电路如图C所示，设触发器初始状态为0，C的波形如图D所示,试画出及端的波形当特性方程（CP下降沿有效）时刻之前，A=0,Q=0,CP=B=时刻到来时1，故CP=B= 当CP由1变为0时，1当1时，由于A=1,故CP，不变时刻到来时，0，1，故CP=B=此时，CP由1变为0时，0当0时，由于0
15、故CP=00=1时刻到来时，由于A=1，而0，故CP当CP由1变为0时，1当1时，由于1，故 图C 图D例：试写出如图示电路的特性方程，并画出如图示给定信号CP、作用下端的波形，设触发器的初始状态为0.解：由题意该触发器为下降沿触发器JK触发器其特性方程（CP下降沿到来时有效）其中 由JK触发器功能：J=1, K=0 CP作用后1J=0, K=0 CP作用后0J=0, K=0 CP作用后J=1, K=1 CP作用后一、 触发器：能储存一位二进制信号的单元二、 各类触发器框图、功能表和特性方程RS： SR=0JK： D： T： T： 三、 各类触发器动作特点及波形图画法基本RS触发器：SD、RD
16、每一变化对输出均产生影响时钟控制RS触发器：在CP高电平期间R、S变化对输出有影响 主从JK触发器：在CP=1期间，主触发器状态随R、S变化。CP下降沿，从触发器按主触发器状态翻转。在CP=1期间，JK状态应保持不变，否则会产生一次状态变化。 T触发器：Q是CP的二分频 边沿触发器：触发器的次态仅取决于CP（上升沿/下降沿）到达时输入信号状态。四、 触发器转换D触发器和JK触发器转换成T和T触发器第五章 时序逻辑电路知识要点一、时序逻辑电路的组成特点：任一时刻的输出信号不仅取决于该时刻的输入信号，还和电路原状态有关。 时序逻辑电路由组合逻辑电路和存储电路组成。二、同步时序逻辑电路的分析方法（按
17、步骤解题） 逻辑图写出驱动方程写出状态方程写出输出方程画出状态转换图 （详见例5-1）三、 典型时序逻辑电路1. 移位寄存器及移位寄存器型计数器。2. 用T触发器构成二进制加法计数器构成方法。 T0=1 T1=Q0 Ti=Qi-1 Qi-2 Q1 Q0 3. 集成计数器框图及功能表的理解 4位同步二进制计数器74LS161：异步清0（低电平），同步置数，CP上升沿计数，功能表 4位同步十进制计数器74LS160：同74LS161 同步十六进制加/减计数器74LS191：无清0端，只有异步预置端，功能表 双时钟同步十六进制加减计数器74LS193：有二个时钟CPU，CPD，异步置0（H），异步预
18、置（L）四、 时序逻辑电路的设计 （按步骤解题）1用触发器组成同步计数器的设计方法及设计步骤（例5-3）逻辑抽象状态转换图画出次态 以及各输出的卡诺图利用卡诺图求状态方程和驱动方程、输出方程检查自启动（如不能自启动则应修改逻辑）画逻辑图2 用集成计数器组成任意进制计数器的方法 置0法：如果集成计数器有清零端，则可控制清零端来改变计数长度。如果是异步清零端，则N进制计数器可用第N个状态译码产生控制信号控制清零端，如果是同步清零，则用第N-1个状态译码产生控制信号，产生控制信号时应注意清零端时高电平还是低电平。 置数法：控制预置端来改变计数长度。 如果异步预置，则用第N个状态译码产生控制信号 如果
19、同步预置，则用第N-1个状态译码产生控制信号，也应注意预置端是高电平还是低电平。两片间进位信号产生：有串行进位和并行进位二种方法详见例5-5至5-8第6章 时序逻辑电路分类一、时序逻辑电路分类 时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路，时序逻辑电路通常由组合逻辑电路和存贮电路两部分组成。二、同步时序电路分析分析步骤：确定电路的组成部分 确定存贮电路的即刻输入和时序电路的即刻输出逻辑式 确定电路的次态方程 列出电路的特性表和驱动表 由特性表和驱动表画出状态转换图 电路特性描述。例：分析如下图示同步时序电路的逻辑功能解：确定电路的组成部分 该电路由2个上升沿触发的T触发器和两个与门电路组
20、成的时序电路确定存贮电路的即刻输入和时序电路的即刻输出存贮电路的即刻输入：对于： 对于：时序电路的即刻输出： 确定电路的状态方程 对于： 对于：列出状态表和真值表由于电路有2个触发器，故可能出现状态分别为00、01、10、11设 电路状态图为电路的特性描述由状态图，该电路是一个可控模4加法计数器，当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y=1，电路状态在下一个CP上升沿加到00，输出信号Y下降沿可用于触发器进位操作，当A=0时停止计数。例：试分析下图示电路的逻辑功能解：确定电路的组成部分 该电路由3个上升沿触发的D触发器组成 确定电路的太方程 对于：（CP上升沿到来有
21、效） 对于：（CP上升沿到来有效） 对于：（CP上升沿到来有效）列出状态转换真值表 由状态表转换真值表画出如下图示状态图、这6个状态，形成了主循环电路，、为无效循环 逻辑功能分析由状态图可以看出，此电路正常工作时，每经过6个时钟脉冲作用后，电路的状态循环一次，因此该电路为六进制计数器，电路中有2个无效状态，构成无效循环，它们不能自动回到主循环，故电路没有自启动能力。 三、同步时序电路设计同步时序设计一般按如下步骤进行：1）根据设计要求画出状态逻辑图；2）状态化简；3）状态分配；4）选定触发器的类型，求输出方程、状态方程和驱动方程；5）根据方程式画出逻辑图；6）检查电路能否自启动，如不能自启动，
22、则应采取措施加以解决。例：用JK触发器设计一同步时序电路，其状态如下表所示，分析如图示同步时序电路。解：由题意，状态图已知，状态表已知。故进行状态分配及求状态方程，输出方程。由于有效循环数N=4，设触发器个数为K,则4 得到K=2.故选用2个JK触发器，将状态表列为真值表，求状态方程及输出方程。 Y的卡偌图： 的卡偌图： 的卡偌图： = =（A将（A分别写成JK触发器的标准形式： J对于F:得到 =1, =1对于方程（A得到=A= A画出逻辑图，选用上升沿触发的JK触发器第八章 脉冲波形的变换与产生555定时器及其应用1.电路结构及工作原理555定时器内部由分压器、电压比较器、RS锁存器（触发
23、器）和集电极开路的三极管T等三部分组成，其内部结构及示意图如图22a)、22b)所示。在图22b）中，555定时器是8引脚芯卡，放电三极管为外接电路提供放电通路，在使用定时器时，该三极管集电极（第7脚）一般要接上拉电阻，为反相比较器，为同相比较器，比较器的基准电压由电源电压及内部电阻分压比决定，在控制（第5脚）悬空时，、;如果第5脚外接控制电压，则、，端（第4脚）是复位端，只要端加上低电平，输出端（第3脚）立即被置成低电平，不受其它输入状态的影响，因此正常工作时必须使端接高电平。由图22a)，和组成的RS触发器具有复位控制功能，可控制三极管T的导通和截止。由图22a)可知，当（即）时，比较器输
24、出当（即）时，比较器输出RS触发器Q0输出为高电平，三极管T导通，输出为低电平（）当（即（即）时，比较器输出当（即）时，比较器输出 、输出Q1，同进T截止，输出为高电平这样，就得到了表所示555功能表。2.应用1）用555构成单稳态触发器其连接图如图23所示。若将其第2脚（）作为触发器信号的输入端，第8脚外接电阻R是第7脚;第7脚与第1脚之间再接一个电容C，则构成了单稳态触发器。其工作原理如下：电源接通瞬间，电路有一个稳定的过程，即电源通过R向C充电，当上升到时，为低电平，放电三极管和T导通，电容C放电，电路进入稳定状态。 若触发输入端施加触发信号（），触发器翻转，电路进入暂稳态，输出为高电平
25、，且放电三极管T截止，此后电容C充电至时，电路又发生翻转，为低电平，放电三极管导通，电容C放电，电路恢复至稳定状态。其工作波形如图24所示。2）用555构成施密特触发器将555定时器的和两个输入端连在一起作为信号输入端，即可得到施密特触发器，如图25所示，施密特触发器能方便地将三角波、正弦波变成方波。由于555内部比较器和的参考电压不同，因而基本RS触发器的置0信号和置1信号必然发生在输入信号的不同电平，因此，输出电压由高电平变为低电平和由低电平变为高电平所对应的值也不同，这样，就形成了施密特触发器。为提高比较器参考电压和的稳定性，通常在端接有0.01左右的滤波电容。 根据555定时器的结构和
26、功能可知：当输入电压时，当由0逐渐升高到时，由1变为0；当输入电压从高于开始下降直到，由0变为1；由此得到555构成的施密特触发器的正向阀值电压负向阀值电压，回差电压如果参考电压由外接的电压供给，则这时，通过改变值可以调节回差电压的大小3）用555构成多谐振荡器由555构成的多谐振荡器及其工作波形如图27所示a. 接通电源后，电容C被充电，上升，当上升到时，触发器被复位，同时放电三极管T导通，此时为低电平，电容C通过和T放电，使下降；b. 当下降到时，触发器又被置位，翻转为高电平，电容器C放电所需的时间为c. 当C放电结束时，T截止，通过、向电容器C充电，由上升到所需的时间为d. 当上升到时，触发器又发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为在图16所示电路中，而且占空比固定不变，若将图16改成17所示电路，电路利用、单向导电性将电容器C放电回路分开，再加上电位器调节，使构成了占空比可调 的多谐振荡器。图中，通过、向电容C充电，充电时间为0.7C电容C通过、及555中的放电三极管T放电，放电时间为0.7C因而振荡频率为可见，这种振荡器输出波形占空比为 专心-专注-专业