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1、精品名师归纳总结封面作者： PanHongliang仅供个人学习可编辑资料 - - - 欢迎下载精品名师归纳总结基于 FPGA和单片机的多功能等精度频率计设计摘要基于传统测频原理的频率计的测量精度将随着被测信号频率的下降而降低，在有用中有很大的局限性，而等精度频率计不但有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。运用等精度测量原理，结合单片机技术设计了一种数字频率计，由于接受了屏蔽驱动电路及数字均值滤波等技术措施，因而能在较宽定的频率范畴和幅度范畴内对频率，周期，脉宽，占空比等参数进行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数字频率计的测量算法，提出了基于
2、 FPGA的数字频率计的设计方案。给出了该设计方案的实际测量成效，证明该设计方案切实可行，能达到较高的频率测量精度。关键词等精度测量，单片机，频率计，闸门时间，FPGAABSTRACTAlong with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the drop but to reduce, in is practical has the very big limitation,
3、but and so on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precisionin the entire frequencymeasurement region. Using and so on the precision survey principle,unified the monolithicintegrated circuit technical design one kindof n
4、umeral frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in comparedin the frequency range and the scope scope which the width decided to the frequency, the cycle, the pulse width, occupied parameter and s
5、o on spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digitalfrequency meter the survey algorithm,proposed based on the FPGA digital frequency meter design proposal.
6、 Has produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achieve the highfrequency measurement precisionKeywordsPrecision survey, microcontroller,frequency meter, strobe time， field programmable gate array可编辑资料 - - - 欢迎下载精品名师归纳总结1 绪论测量频率是电子测
7、量技术中最常见的测量之一。不少物理量的测量,如时间、速度等都涉及到或本身可转化为频率的测量。目前,市场上有各种多功能、高精度、高频率的数字频率计 ,但价格不菲。而在实际工程中 ,并不是对全部信号的频率测量都要求达到特殊高的精度。目前,有三种常用的数字频率的测量方法 :直接测量法 以下称 M 法、周期测量法 以下称 T 法和综合测量法 以下称 M /T 法。M法是在给定的闸门时间内测量被测信号的脉冲个数,进行换算得出被测信号的频率。 T 法是通过测量被测信号一个周期时间计时信号的脉冲个数,然后换算出被测信号的频率。这 两种测量法的精度都与被测信号有关,因而它们属于非等精度测量法。而M /T 法它
8、通过测量被测信号数个周期的时间 ,然后换算得出被测信号的频率 ,克服了测量精度对被测信号的依靠性。 M /T法的核心思想是通过闸门信号与被测信号 同步,将闸门时间把握为被测信号周期长度的整数倍。测量时,先打开预置闸门,当检测到被测信号脉冲沿到达时 ,标准信号时钟开头计数。预置闸门关闭时, 标准信号并不马上停止计数 ,而是等检测到被测信号脉冲沿到达时才停止,完成被测信号整数周期的测量。测量的实际闸门时间与预置闸门时间可能不完全相同, 但最大差值不超过被测信号的一个周期。可编辑资料 - - - 欢迎下载精品名师归纳总结2 系统设计方案2.1 系统设计方案的选择依据频率计的设计要求，我们可将整个电路
9、系统划分为几个模块，频率测量模块，周期测量模块，脉宽测量模块，和占空比测量模块。标准频率发生电路接受高频率稳固度和高精度的晶镇作为标准频率发生器。如以下图。各模块的实现均有几种不同的设计方案。图 2.1频率计组成模块框图2.1.1 频率测量模块直接测频法：把被测频率信号经脉冲整形电路处理后加到闸门的一个出入 端，只有在闸门开通时间T（以秒计）内，被计数的脉冲送到十进制计数器进行计数。设计数器的值为N，就可得到被测信号频率为f=N/T ，经分析，本测量在低频率的相对测量误差较大，即在低频段不能中意本设计的要求。组合测频法：这种方法可以在确定程度上补偿方法（1）中的不足，但是难以确定正确分测点，且
10、电路实现较复杂。倍频法：是指把频率测量范畴分成多个频段，使用倍频技术，依据频段设置倍频系数，将经整形的低频信号进行倍频后在进行测量，对高频段就直接进行测量。倍频法较难实现。等精度测频法：其实现方式可用图 2.2 来说明。图中，预置门控信号是宽度为 TPR的一个脉冲， CNT1和 CNT2是两个可控计数器。标准频率信号从CNT1 的时钟输出端 CLK输入，其频率为 fs ，经整形后的被测信号从 CNT2的时钟输入端 CLK 输入，设其实际频率为fx 。当预置门控信号为高时，经整形后的被测信号的上升沿通过 D触发器的 Q端同时启动计数器 CNT1和 CNT2。CNT1和 CNT2分别对被测信号（频
11、率为fs ）和标准频率信号（频率为fx ）同时计数。当预置门信号为低时，随后而至的被测信号的上升沿将两个计数器同时关闭。设在一次预置门时间 Tpr 内对被测信号的计数值为 Nx，对标准信号的计数值为 Ns。就下式成立：fx/Nx=fs/Ns由此推得： fx=fs*Nx/Ns可编辑资料 - - - 欢迎下载精品名师归纳总结DQCLKE预 置 门 控信号CNT1OUT1CLKCLR标准频率信号CLKE被测信号CLKCNT2OUT1清零信号CLR图 2.2等精度测频法原理框图如所测频率值为 fx ，其真实值为 fxe ，标准频率为fs ，一次测量中，由于fx 计数的起停时间都是该信号的上跳沿触发的，
12、因此在Tpr 时间内对 fx 的计数Nx 无误差，在此时间内的计数Ns 最多相差一个脉冲，即 fx/Nx=fs/Ns，就下式成立： fxe /Nx=fs/Ns+ et可分别推得 fx=fs*Nx/Nsfxe=fs*Nx/Ns+ et 依据相对误差的公式有： fxe/fxe=fxe-fx/fxe经整理可得到： fxe/fxe=et/Ns因 et 1，故 fxe/fxe1/NsNs=Tpr*fs依据以上分析，我们可知等精度测频法具有三个特点：1，相对测量误差与被测频率的高低无关。 2，增大 Tpr 或 fs可以增大 Ns，削减测量误差，提高测量精度。 3，测量精度与预置门宽度和标准频率有关，与被测
13、信号的频率无关， 在预置门和常规测频闸门时间相同而被测信号频率不同的情形下，等精度测量法 的测量精度不变。经过综合考虑，结合设计需求，选用第种方案，即用等精度测频法来实现本设计频率测量。2.1.2 周期测量模块直接周期测量法：用被测信号经放大整形后形成的方波信号直接把握计数 门控电路，使主门开放时间等于信号周期Tx，时标为 Ts 的脉冲在主门开放时间可编辑资料 - - - 欢迎下载精品名师归纳总结进入计数器。设在Tx 期间计数值为 N，可以依据以下公式来算得被测信号周期：Tx=N*Ts 经误差分析，可得结论：用该测量法测量时，被测信号的频率越高，测量误差越大。等精度周期测量法：该方法在测量电路
14、和测量精度上与等精度测量完全相同，只是在进行运算时公式不同，在周期1/T 代换频率 f 即可，其运算公式为 Tx=Ts*Ns/Nx 从降低电路的复杂度及提高精度（特殊是高频）上考虑，本设计拟接受方法测量被测信号的周期。2.1.3 脉宽测量模块在进行脉冲宽度测量时，第一经信号处理电路进行处理，限制只有信号的50%幅度及其以上部分才能输入数字测量部分。脉冲边沿被处理得特殊陡峭，然后送入测量计数器进行测量。测量电路在检测到脉冲信号的上升沿时打开计数器，在下降沿是关闭计数器，设脉冲宽度为 Twx ，运算公式为： Twx=Nx/fs 。3 系统总体设计方案等精度数字频率计涉及到的运算包括加，减，乘，除，
15、耗用的资源比较大，用一般中小规模 CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如以下图，其中单片机完成整个测量电路的测 试把握，数据处理和显示输出。CPLD/FPGA完成各种测试功能。键盘信号由AT89C51单片机进行处理，它从 CPLD/FPGA读回计数数据并进行运算，向显示电路输出测量结果。显示器电路接受七段LED动态显示，由 8 个芯片 74LS164分别驱动数码管。系统的基本工作方式如下：P0 是单片机与 FPGA的数据传送通信口， P1 口用于键盘扫描，实现各测试功能的转换。 P2 口为双向把握口。 P3 口为 LED的串行显
16、示把握口。系统设置5 个功能键：占空比，脉宽，周期，频率，和复位。 7 个 LED 数码管组成测量数据显示器，另一个独立的数码管用于状态显示。BCLK为测频标准频率为 50MHz信号输入端，由晶体震荡源电路供应。可编辑资料 - - - 欢迎下载精品名师归纳总结待测信号经放大整形后输入CPLD/FPGA的 TCL4 CPLD/FPGA 测频专用模块的 VHDL程序设计4.1 测频模块规律结构利用 VHDL程序设计的测频模块规律结构如以下图，其中有关的接口信号规定如下：TP（P2.7 ）： TF=0 时等精度测频。 TF=1 时测脉宽。 CLR/TRIG（P2.6 ）：当 TF=0 时系统全清零功
17、能。当 TF=1 时 CLRTRIG的上跳沿将启动 CNT2，进行脉宽测试计数。ENDD（P2.4 ）：脉宽计数终止状态信号， ENDD=1计数终止。 CHOICE（P3.2 ）：自校 / 测频选择， CHOICE=1测频。 CHOICE=0自校。 START（P2.5 ）：当 TF=0 时，作为预置门闸，门宽可通过键盘由单片机把握， START=1时预置门开。当 TF=1时， START有其次功能，此时，当START=0时测负脉宽，当 START=1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。EEDN（ P2.3）：等精度测频计数终止状态信号， EEND=0时计数终止。 SELP2.2
18、 （P2.2 ，P2.1 ，P2.0 ）：计数值读出选通把握。当SEL2.0=“000”，“ 001”, “010”.“ 111”时，将 CNT1，CNT2的计数值分 8 次，每次读出 8 位，并传达到单片机的P0 口。图 4.1测频模块规律图4.2 各模块功能和工作步骤如下：4.2.1 测频/ 测周期的实现被测信号脉冲从 CONTR模L 块的 FIN 端输入，标准频率信号从 CONTRL的 FSD端输入， CONTRL的 CLR 是此模块电路的工作初始化信号输入端。在进行频率或周期测量时，其工作步骤如下：可编辑资料 - - - 欢迎下载精品名师归纳总结令 TF=0，选择等精度测频，然后再 C
19、ONTR的L成测试电路状态的初始化。CLR端加一正脉冲信号以完可编辑资料 - - - 欢迎下载精品名师归纳总结由预置门控信号将 CONTRL的 START端置高电平，预置门开头定时，此时由被测信号的上沿打开计数器 CNT1 进行计数，同时使标准频率信号进入计数器CNT2。可编辑资料 - - - 欢迎下载精品名师归纳总结预置门定时终止信号把CONTRL的 START端置为低电平（由单片机来完成），在被测信号的下一次脉冲的上沿到来时，CNT1 停止计数，同时关断 CNT2 对 FS的计数。计数终止后， CONTRL的 EEND端将输出低电平来指示测量计数终止，单片 机得到此信号后，即可利用ADRC
20、（P2.2 ）， ADRB（ P2.1）， ADRA（ P2.0 ）分别读回 CNT1和 CNT2 的计数值，并依据精度测量公式进行运算，运算出被测信号的频率或周期值。4.2.2 把握部件设计如以下图，当 D 触发器的输入端START为高电平常，如 FIN 端来一个上升沿，就 Q端变为高电平，导通 FIN-CLK1 和 FSD-CLK，2 同时 EEND被置为高电平作为标志。当 D 触发器的输入端START为低电平常，如FIN 端输入一个脉冲上沿，就 FIN-CLK1 与 FSD-CLK2的信号通道被切断。可编辑资料 - - - 欢迎下载精品名师归纳总结计数部件设计图 4.2测频与测周期把握部
21、分电路可编辑资料 - - - 欢迎下载精品名师归纳总结图中的计数器 CNT1/CNT2是 32 位二进制计数器，通过 DSEL模块的把握，单片机可分 4 次将其 32 位数据全部读数。4.2.3 脉冲宽度测量和占空比测量模块设计依据上述脉宽测量原理，设计如图（ CONTR）L 所示的电路原理示意图。该信号的上沿和下沿信号对应于未经处理时的被测信号50%幅度时的上沿和下沿 . 被测信号从 FIN 端输入,CLR 为初始化信号 START为工作使能信号 .CONTRL2模块的PUL端与 GATE的输入端 PUL连接.图 4.3脉冲宽度测量原理图 测量脉冲宽度的工作步骤如下 : 向 CONTR的LC
22、LR端送一个脉冲以便进行电路的工作状态初始化. 将 GATE的 CNL端置高电平 , 表示开头脉冲宽度测量 , 这时 CNT2的输入信号为FSD. 在被测脉冲的上沿到来时 ,CONTRL2的 PUL 端输出高电平 , 标准频率信号进入计数器 CNT2. 在被测脉冲的下沿到来时 ,CONTRL2的 PUL端输出低电平 , 计数器 CNT2被关断 . 由单片机读出计数器 CNT2的结果 , 并通过上述测量原理公式运算出脉冲宽度.可编辑资料 - - - 欢迎下载精品名师归纳总结CONTRL2子模块的主要特点是 : 电路的设计保证了只有 CONTRL2被初始化后才能工作, 否就 PUL输出始终为零 .
23、 只有在先检测到上沿后 PUL才为高电平 , 然后在检测到下沿时 ,PUL 输出为低电平 :ENDD输出高电平以便通知单片机测量计数已经结束: 假如先检测到下沿 ,PUL 并无变化。在检测到上沿并紧接一个下沿后,CONTRL2不再发生变化直到下一个初始化信号到来. 占空比的测量方法是通过测量脉冲宽度记录 CNT2的计数值 N1,然后将输入信号反相 , 再测量脉冲宽度 , 没得 CNT2计数值 N2就可以运算出 : 占空比=N1/（N1+N2）*100%4.2.4 电路显示模块系统硬件电路中，单片机 MCU与 FPGA进行数据交换占用了 P0 口、P1 口和P3 口，因此数据显示电路的设计接受静
24、态显示的方式，显示电路由 8 个共阳极七段数码管和 8 片 1 位串入 8 位并出的 74LS164芯片组成。图 4.4显示电路图这种显示方式不仅占用单片机端口少，而且充分利用了单片机的资源，简洁把握其编码规律，简化了软件编程，在试验过程中，也表达出较高的牢靠性。数据显示电路如图 4.4 所示。74LS164 是一种 8 位高速串入 / 并出的移位寄存器 , 随着时钟信号的高低变化，串行数据通过一个2 输入与门同步的送入，使用独立于时钟的主控复位端让寄存器的输出端变为低电平，并且接受肖特基钳位电路以达到高速运行的目的。 并且仍具有以下的特点：典型的35MHZ移位频率。异步主控复位。门控串行输入
25、。同步数据传输。接受钳位二极管限制高速的终端。静电放电值大 于 3500V。在本系统中， 74LS164的连接方式为： 74LS164的输出 Q0Q7分别接 LED数码管的 dp、g、f 、e、d、c、b、a，并且 Q7连接下一个 74LS164的 A， B 端，时钟 CLK连接单片机的 TXD端，第一片芯片的 AB端连接单片机的 RXD端， 74LS164 芯片的主控复位端接高电平 VCC。在这种状态下，数码管的编码如下表所示。4.2.5 数码管的编码表显示数码段码显示数码段码00c0h880h10f9h990h20a4hA88h30b0hB83h499hC0c6h可编辑资料 - - - 欢
26、迎下载精品名师归纳总结592hD0a1h682hE86h70f8hF8eh可编辑资料 - - - 欢迎下载精品名师归纳总结5 单片机把握与运算程序的设计5.1 AT89C51RC单片机简介AT89C5lRC是在 AT89C52基础上开发的新型高档单片机。它的主要特性是：片内含有 32 KB 的 Flash程序储备器，擦写周期为 1000 次。片内数据储备器内含 512 字节的 RAM。具有可编程 32 线 I/O 口（ P0， P1，P2 和 P3口）。 具有 3 个可编程定时器 T0，T1 和 T2。中断系统是具有 8 个中断源、 6 个中断矢量、 2 级中断优先权的中断结构。 具有一个全双
27、工 UART串行口。低功耗工作方式为闲暇模式和掉电模式。 具有双数据指针 DPTR0和 DPTR。1具有 3 级程序锁定位。具有硬件看门狗定时器 WD。TAT89C51RC工作电源为 4.0 5.5V （AT89LV51RC为 2.7 5.5V ）。 AT89C51RC最高工作频率为 33MHZ（AT89LV51RC为 12MHZ）。具有断电标志 POF与 AT89C52相比， AT89C5lRC具有如下特点： 程序储备器由 8 KB 增加到 32 KB。片内数据储备器由 256 字节增加到 512 字节。 数据指针由 1 个增加到 2 个。增加了看门狗定时器， CPU 在执行程序过程中，由于
28、瞬时的干扰使程序陷可编辑资料 - - - 欢迎下载精品名师归纳总结入死循环环状态， WD（T一种方法。Watchdog Timer ）是使 CPU摆脱这种困境而自动复原的可编辑资料 - - - 欢迎下载精品名师归纳总结退出掉电方式由单纯硬件复位方式增加到硬件复位和中断两种方式。 新增加了断电标志 POF89C51RC的内部框图图 5.1 89C51RC 的内部框图引脚排列及功能可编辑资料 - - - 欢迎下载精品名师归纳总结AT89C51RC 有 3 种封装形式： PDIPPLCC和 TQFPPDIP 封装的引脚排列如以下图。可编辑资料 - - - 欢迎下载精品名师归纳总结 口线图 5.2 A
29、T89C51RC 引脚图可编辑资料 - - - 欢迎下载精品名师归纳总结P0 口 8 位、漏极开路的双向 1 O口。当使用片外储备器及外扩 I O 口时， P0 口作为低字节的址数据复用线。在编程时， P0 口可用于接收指令代码宇节。在程序校验时，P0 口可输出指令字节（这时需要加外部上拉电阻）。P0口也可作通用 I/O 口使用但需加上拉电阻变为准双向口。当作为一般输入时，应将 输出锁存器置 1 PO 口可驱动 8 个 TTL 负载P1口 8 位、准双向 I O口，具有内部上拉电阻。P1 口是为用户预备的 1 O 双向口。在编程和校验时，可用做输入低8 位的址。用做输入时，应先将输出锁存器置1
30、 P1 口可驱动 4 个 TTL负载。P1.0 P1.1 替代功能引脚替代功能说明定时器 2 的外部大事输入端。可可编辑资料 - - - 欢迎下载精品名师归纳总结P1.0T2P1.1T2EX编脉冲输出端定时器 2 的捕捉重装触发器输入端定时器 2 的计数方向把握端可编辑资料 - - - 欢迎下载精品名师归纳总结P2 口 8 位、准双向 1 O口具有内部上位电阻当使用片外储备器或外扩 1O 口时 P2 口输出高 8 位的址。在编程校验时 P2口可接收高字节的址和某些把握信号。P2口也可作一般 I O 口使用。用做输入时，应先将输出锁存器置1. P2 口可驱动 4 个 TTL负载。P3口 8 位、
31、准双向 1 O口，具有内部上拉电阻。P3口可作为一般 1O 口。用做输入时，应先将输出锁存器置1 在编程校验时 P3口接收某些把握信号。它可驱动4 个 TTL负载。P3 口仍供应各种替代功能。P3 口替代功能P3.0RXD（串行输入口）可编辑资料 - - - 欢迎下载精品名师归纳总结P3.1TXD（串行输出口）P3.2（外部中断P3.3（外部中断P3.4P3.50）1） T0（记时器 0 外部输入）T1（记时器 1 外部输入）P3.6（外部数据储备器写选通）P3.7（外部数据储备器读选通）2. 把握信号线 RST复位输入信号，高电平有效。在振荡器稳固工作时，在RST脚施加两个机器周期（即 24
32、 个晶振周期）以上的高电平，将器件复位。 VPP 外 部 程 序 存 惜 器 访 问 允 许 信 号 EA（ ExternalAccess Enable）。当信号接的时，对 ROM的读操作限定在外部程序储备器，的址为0000HFFFFH。当接的时，对 ROM的读操作从内部程序储备器开头，并可连续至外部程序储备器。在编程时，该引脚可接编程电压（ AT89C51的 VPP为 5V 或 12V。AT89LV51的 VPP为 12 V）。在编程校验时，该引脚可接VCC。片外程序储备器读选通信号用PSENProgram Store Enable ，低电平有效。在片外程序储备器取指期间，当有效时，程序储备
33、器的内容被送至PO 口（数据总线）。在拜望外部 RAM时，无效。AIE/ 低字节的址锁存信号 AlE （ Address latch Enable）。在系统扩展时， AlE 的下降沿将 PO口输出的低 8 位的址锁存在外接的的址锁存器中，以实现低字节的址和数据的分时传送。此外，ALE 端连续输出正脉冲频率为晶振频率的16，可用做外部定时脉冲使用。但要留意，每次拜望 外 RAM时要丢失一个 ALE脉冲。在编程期间，该引脚输入编程脉冲（）。3. 电原线VCC 电源电压输入。GND接的。4. 外部晶振引线可编辑资料 - - - 欢迎下载精品名师归纳总结XTAL1片内振荡器反相放大器和时钟发生线路的输
34、入端。使用片内振荡器时，连接外部石英晶体和微调电容。XTAL2 片内振荡器反相放大器的输出端。当使用片内振荡器时，外接石英晶体 和微调电容。当使用外部振荡器时，引脚 XTAL1接收外振荡器信号， XTAIL2 悬空。AT89C5lRC有两种低功耗节电模式：闲暇模式和掉电模式。1闲暇模式应用软件使 PCON中的 IDLl ，系统便可进入闲暇模式由于PCON不行位寻址，进入闲暇模式可接受如下指令：MOV A， PCONSETB ACC，0。 IDL=l MOV PCON ，A系统进入闲暇模式后， CPU 处于休眠状态振荡器和片内外围单元（中断系统、定时器、 I O口、串行口）仍然有效片内RAM和
35、SFR中的内容保留不变。退出闲暇模式有两种方法：任何一个有效的中断和便件复位退出闲暇模式后， IDL 由片内硬件自动清 0。2掉电模式执行一条指令，使 PD=1，系统便进入掉电模式。进入掉电模式后，振荡器停止工作掉电模式下片内RAM和 SPR中的内容保持不变退出掉电模式有两种方法：硬件复位和答应的外部低电平中断（ INT0 和INT1）。硬件复位过程不转变片内 RAM的内容，但要重新设量 SFR的内容仅当 VCC复原到正常操作值，且振荡器达到稳固后，复位有效复位退出掉电模式时，系统第一从断点处复原执行程序，直到复位把握逻 辑有效。这个过程长达 2 个机器周期。在复位有效之前，片内有硬件把握电路
36、防止写入片内 RAM，即在复位过渡期间片内 RAM内容受到爱惜，但并不爱惜 SFR的内容。因此，在进入掉电模式指令（使PD=l 的指令）的后面，不要紧随写入1O端口或写入片外 RAM的指令。主要单片机把握与运算程序流程图：图 5.3测周期子程序流程图可编辑资料 - - - 欢迎下载精品名师归纳总结图 5.4 主程序流程图图 5.5显示子程序流程图图 5.6 频率，周期计数子程序流程图可编辑资料 - - - 欢迎下载精品名师归纳总结5.2 软件调试系统图 5.7 测频率子程序流程图可编辑资料 - - - 欢迎下载精品名师归纳总结支持 CPLD和 FPGA设计的软件有很多种，这里我使用由ALTER
37、A公司开发的MAX+PLUSII工具软件，该软件便利易用，功能全面，能中意用户各种各样的设 计需要，概括起来 MAX+PLUSII开发系统具有如下几个特点。1. 结构无关可编辑资料 - - - 欢迎下载精品名师归纳总结MAX+PLUSII支持 ALTERA公司的 CLASSIC， ACEX1，KMAX300，0MAX500，0可编辑资料 - - - 欢迎下载精品名师归纳总结可编辑资料 - - - 欢迎下载精品名师归纳总结MAX700，0MAX900，0FLEX6000， FLEX8000和 FLEX10K等系列可编程规律器件，可编辑资料 - - - 欢迎下载精品名师归纳总结门数为 600250
38、 000 门，供应了业界真正与结构无关的可编程规律设计环境。MAX+PLUSII的编译器仍供应了强大的规律综合与优化功能以减轻用户的设计负担。2. 集成化的界面MAX+PLUSII供应了设计输入，设计处理和仿真校验等全集成化的开发工具，可以加快动态调试，缩短开发周期。3. 模块组合式设计工具设计者可从各种设计输入，设计处理和设计校验选项中进行选择，从而使设计环境用户化。需要时，仍可以保留初始的工具，并增加新的性能。由于MAX+PLUSI支I 持各种器件系列，设计者用此工具即可支持新结构。4. 支持多种 HDL语言MAX+PLUSII支持多种流行的 HDL 描述语言，包括 VHDL， VERIL
39、OG HDL和 AHDL。5. 良好的开放性和数据互换性MAX+PLUSII可与其他工业标准的设计输入，综合与校验工具连接。它与EDA工具的接口符合 EDIF200 和 209 标准，并供应了参数化的模块库（ LPM）。设计者可以使用 ALTERA或其他标准的 EDA设计输入工具去建立规律设计，使用MAX+PLUSII COMPLIER对设计进行编译和综合，然后进行仿真，也可使用其他可编辑资料 - - - 欢迎下载精品名师归纳总结EDA工具来仿真。6. 基于 MAX+PLUSII的设计使用 MAX+PLUSII软件进行设计和开发，主要包括以下几个步骤：设计输入：可以接受原理图输入， HDL 语
40、言描述， EDIF 网表输入及波形输入等几种方式。编译：先依据设计要求设定编译参数和编译策略，如器件的选择，规律综合方式的选择等。然后依据设定的参数和策略对设计工程进行网表提取，规律综合和器件适配，并产生报告文件，延时信息文件及编程文件，供分析，仿真和编程使用。1. 仿真：仿真包括功能仿真，时序仿真和定时分析，可以利用软件的仿真功能来验证设计工程的规律功能是否正确。2. 编程与验证：用经过仿真确认后的编程文件通过编程电缆配置PLD，加入实际勉励，检查是否完成预定功能。在设计过程中，假如显现错误，就需要重新回到设计输入阶段，改正错误或调整电路后重复上述过程。5.3 系统的硬件验证单元电路的调试F
41、PGA/CPLD测频专用电路的调试：使用MAX+plus 10.0 ，运算机，GW48-CK ED实A 验开发系统等软件和设备，对FPGA/CPLD测控电路进行 VHDL程序的调试，有关仿真以及编程下载，硬件测试等。统的联合调试在各个单元电路调试好后即可进行系统联调。统的硬件验证系统联合调试成功后，可将单片机程序通过编程器固化到单片机中并插入EDA试验开发系统中的单片机插座上，将VHDL设计经过综合适配后的网表对CPLD/FPGA进行编程下载，输入相关的信号，并进行有关性能指标的测试，直 到中意系统的设计要求为止。本设计的具体硬件验证说明如下：本系统的显示电路共设置了8 个数码管，前 7 个为
42、数字显示，另一个是测量状态显示。可编辑资料 - - - 欢迎下载精品名师归纳总结(1) 当显示为 P. 时，是复位状态，此时数码管全熄。(2) 当显示为 F 时，是频率测量状态，单位Hz，假如前面显现两个小数点，就其次个小数点表示 MHz。(3) 当显示为 P 时，是周期测量状态，单位 s。(4) 当显示为 A 时，是脉宽测量状态，单位 s。(5) 当显示为 B 时，是占空比测量状态，单位 %。5.4 设计技巧分析(1) 在系统总体设计方面，充分利用单片机和FPGA/CPLD各自的优势，将测控的主体支配给 FPGA/CPL，D 既可中意频测对速度方面的要求和多I/O口的要求，同时利用单片机具有
43、良好的人机接口和把握运算的功能，可以较简洁的实现键盘和显示把握以及数据处理运算。(2) 在频率测量方面，由于接受了等精度测频法，使该系统具有以下特点：相对测量误差与被测频率的高低无关。增大Tpr 或 fs可以增大 Ns， 削减测量误差，提高测量精度。测量精度与预置门宽度和标准频率有关，与被测信号的频率无关，预置门和常规测频闸门时间相同而被测信号频率不同的情形下，等精度测量法的测量精度不变。(3) 在显示方面，第一接受串行动态显示，节约了I/O口，简化了驱动电路的设计。5.5 系统扩展思路1设计并制作系统工作的外围电路：系统用方波信号源、直流工作电 源。2系统联合调试成功后，可将单片机程序通过编程器固化到单片机中，将 VHDL设计经过综合适配后的网表对 CPLD/FPGA进行编程下载，将整个系统的外围电路设计制作印刷电路板。6 FPGA 简介FPGA 简介FPGA是英文 Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在 PAL、GAL、EPLD等可编程器件的基础上进一步进展的产物。它是作为专用集成电路（ ASIC）领域中的一种半定制电路而显现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。可编辑资料 - - - 欢迎下载精品名师归纳