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1、精品名师归纳总结Xxxxxxxx大 学课 程 设 计课程硬件课程设计题目电子秒表设计院系运算机与信息技术学院专业班级运算机科学与技术 11-1 班同学姓名同学学号指导老师2021 年 7 月 12 日可编辑资料 - - - 欢迎下载精品名师归纳总结可编辑资料 - - - 欢迎下载精品名师归纳总结东北石油高校课程设计任务书课程硬件课程设计题目电子秒表设计专业姓名学号主要内容、基本要求等一、主要内容：利用 KX_DN教案试验箱、微机和Quartus 软件系统，使用VHDL 语言输入方法设计数字秒表.它主要由显示译码器、分频器、十进制计数器、报警器和计数器组成.秒共有 6 个输出显示，分别为百分之一
2、秒、特殊之一秒、秒、十秒、分、特殊，所以共有6 个计数器与之相对应，6 个计数器的输出全都为BCD 码输出，这样便于同显示译码器的连接.要求可以利用层次设计方法和VHDL 语言，完成硬件设计设计和仿真 .最终在 KX_DN 教案试验箱中实现 .二、基本要求：1. 四个 10 进制计数器：用来分别对百分之一秒、特殊之一秒、秒和分进行计数。2. 两个 6 进制计数器：用来分别对十秒和特殊进行计数。3. 显示译码器：完成对显示的把握。4. 能任意启动和归零 .三、扩展要求1. 任凭停止及启动2. 可以多次记录数据并且可以读出各次对数据依据规范写出论文，要求字数在4000 字以上，并进行答辩 .论文内
3、容包括概述（学习、调研、分析、设计的内容摘要）、EDA 技术的现状和进展趋势、对KX_DN 教案试验箱和Quartus 软件的把握程度、数字钟的设计过程（包括原理图或程序设计、编译、仿真分析、硬件测试的全过程），论文中含有原理图、程序、仿真波形图及其分析报告.完成期限第 19 20 周指导老师专业负责人2021 年 6 月 25 日可编辑资料 - - - 欢迎下载精品名师归纳总结摘 要EDA 技术是在电子CAD 技术基础上进展起来的运算机软件系统，是指以运算机为工作平台，融合了应用电子技术、运算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计.本文通过硬件语言VHDL的描述，完成
4、可以记录两次的秒表的设计和实现，先设计秒表的各个底层模块，运用底层各个模块产生的进位将各个模块连接起来实现一个一般秒表.然后再将两个一般秒表用选择电路连接在一起，完成可以记录两次的秒表.本次设计的目的就是在把握EDA 初步使用的基础上，运用VHDL语言对数字秒表进行设计，将理论和实践相结合，提高与运算机硬件有关设计才能，提高分析、解决运算机技术实际问题的才能.通过课程设计深化懂得运算机结构与把握实现的技术，达到课程设计的目标 .关键词：电子秒表。电子设计自动化。硬件描述语言。Quartus可编辑资料 - - - 欢迎下载精品名师归纳总结目 录第 1 章 概 述 .01.1EDA 的概念 .0.
5、1.2硬件描述语言 VHDL .2.1.3QUARTUS II 概述 .4.第 2 章 试验原理 .6第 3 章 电子秒表设计 .73.1 分频电路设计 .7.3.2 10 位计数器设计 .8.3.3 6 位计数器设计 .1.0.3.4 电子秒表设计 .1.1.3.5 扩展功能 .1.3.3.6 电子秒表下载实现 .1.6.结 论 .18参考文献 .19可编辑资料 - - - 欢迎下载精品名师归纳总结第 1 章 概 述1.1 EDA 的概念EDA技术是在20 世纪60 岁月中期从运算机帮忙设计（CAD ）、运算机帮忙制造（ CAM ）、运算机帮忙测试（CAT ）和运算机帮忙工程（CAE ）的概
6、念进展而来的.EDA是电子设计自动化 Electronic Design Automation 的缩写 .EDA 技术就是以运算机为工具，设计者在EDA 软件平台上，用硬件描述语言HDL 完成设计文件，然后由运算机自动的完成规律编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、规律映射和编程下载等工作.EDA技术的显现，极大的提高了电路设计的效率和可操作性，减轻了设计者的劳动强度.EDA 是电子技术设计自动化，也就是能够帮忙人们设计电子电路或系统的软件工具.该工具可以在电子产品的各个设计阶段发挥作用，使设计更复杂的电路和系统成为可能.在原理图设计阶段，可以使用ED
7、A 中的仿真工具论证设计的正确性。在芯片设计阶段，可以使用EDA中的芯片设计工具设计制作芯片的版图。在电路板设计阶段，可以使用EDA中电路板设计工具设计多层电路板.特殊是支持硬件描述语言的EDA工具的显现，使复杂数字系统设 计自动化成为可能，只要用硬件描述语言将数字系统的行为描述正确，就可以进行该数字系统的芯片设计与制造 .21 世纪将是 EDA 技术的高速进展期， EDA 技术将是对 21 世纪产生重大影响的十大技术之一.利用 EDA 工具，电子设计师可以从概念、算法、协议等开头设计电子系统，大量工作可以通过运算机完成，并可以将电子产品从电路设计、性能分析到设计出IC 版图或 PCB 版图的
8、整个过程的运算机上自动处理完成.硬件描述语言 : 硬件描述语言 HDL 是一种用于进行电子系统硬件设计的运算机高级语言，它接受软件的设计方法来描述电子系统的规律功能、电路结构和连接形式. 常用硬件描述语言有 HDL 、Verilog 和 VHDL 语言.1.1.1 EDA 技术及应用现在对 EDA的概念或范畴用得很宽.包括在机械、电子、通信、航空航天、化工、矿 产、生物、医学、军事等各个领域，都有EDA 的应用 .目前 EDA 技术已在各大公司、企事业可编辑资料 - - - 欢迎下载精品名师归纳总结单位和科研教案部门广泛使用.例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能
9、涉及到EDA 技术.在教案方面：几乎全部理工科的高校都开设了EDA 课程 .主要是让同学明白EDA 的基本原理和基本概念、硬件描述系统规律的方法、使用EDA工具进行电子电路课程的模拟仿真 试验并在作毕业设计时从事简洁电子系统的设计，为今后工作打下基础.在科研方面：主要利用电路仿真工具进行电路设计与仿真。利用虚拟仪器进行产品调试。将FPGA 器件的开发应用到仪器设备中 .在产品设计与制造方面：从高性能的微处理器、数字信号处理器始终到彩电、音响和电子玩具电路等，EDA技术不单是应用于前期的运算机模拟仿真、产品调试，而且也在后期的制作、电子设备的研制与生产、电路板的焊接、器件的制作过程等有重要作用.
10、1.1.2 EDA 技术进展趋势过去的几年里，可编程器件市场的增长主要来自大容量的可编程规律器件CPLD和FPGA ，其将来的进展趋势如下：（ 1）向高密度、高速度、宽频带方向进展设计方法和设计效率的飞跃，带来了器件的巨大需求，这种需求又促使器件生产工艺的不断进步，而每次工艺的改进，可编程规律器件的规模都将有很大扩展.（ 2）向在系统可编程方向进展接受在系统可编程技术，可以像对待软件那样通过编程来配置系统内硬件的功能，从而在电子系统中引入 “软硬件 ”的全新概念 .它不仅使电子系统的设计和产品性能的改进和扩充变得特殊简便，仍使新一代电子系统具有极强的灵敏性和适应性，为许多复杂信号的处理和信息加
11、工的实现供应了新的思路和方法.（ 3）向可推测延时方向进展为了适应将来复杂高速电子系统的要求，可编程规律器件的高速可推测延时是特殊必要的.（ 4）向混合可编程技术方向进展已有多家公司开展了这方面的争论，并且推出了各自的模拟与数字混合型的可编程器 件，信任在将来几年里，模拟电路及数模混合电路可编程技术将得到更大的进展.（ 5）向低电压、低功耗方面进展可编辑资料 - - - 欢迎下载精品名师归纳总结集成技术的飞速进展，工艺水平的不断提高，节能潮流在全世界的兴起，也为半导体工业提出了向降低工作电压、降低功耗的方向进展.1.1.3 开发工具的进展趋势（ 1）具有混合信号处理才能由于数字电路和模拟电路的
12、不同特性，模拟集成电路EDA工具的进展远远落后于数字电路 EDA 开发工具 .（ 2）高效的仿真工具一方面是要建立合理的仿真算法。另一方面是要更好的解决系统级仿真中，系统模型的建模和电路级仿真中电路模型的建模技术.（ 3）理想的规律综合、优化工具规律综合、优化工具就是要把设计者的算法完整高效的生成电路网表.1.1.4 系统描述方式的进展趋势（ 1）描述方式简便化图形化的描述方式具有简洁直观、简洁把握的优点，是将来主要的进展趋势.（ 2）描述方式高效化和统一化随着 EDA 技术的不断成熟，软件和硬件的概念将日益模糊，使用单一的高级语言直接设计整个系统将是一个统一化的进展趋势 .随着科技的进步，电
13、子产品的更新日新月异， EDA 技术作为电子产品开发研制的源动力，已成为现代电子设计的核心 .特殊是 EDA 技术在我国尚未普及，把握和普及这一全新的技术，将对我国电子技术的进展具有深远的意义 .1.2 硬件描述语言 VHDL1.2.1 VHDL的简介VHDL语言是一种用于电路设计的高级语言.它在 80 岁月的后期显现 .最初是由美国国防部开发出来供美军用来提高设计的牢靠性和缩减开发周期的一种使用范畴较小的设计语言. 但是，由于它在确定程度上中意了当时的设计需求，于是他在1987 年成为 A I/IEEE 的标准（ IEEE STD 1076-1987） .1993 年更进一步修订，变得更加完
14、备，成为A I/IEEE 的 A I/IEEE STD 1076-1993 标准 .目前，大多数的CAD 厂商出品的 EDA 软件都兼容了这种标准 .自 IEEE可编辑资料 - - - 欢迎下载精品名师归纳总结公布了VHDL的标准版本， IEEE-1076 （简称 87 版之后，各 EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口 .此后 VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言.1993 年， IEEE 对 VHDL进行了修订，从更高的抽象层次和系统描述才能上扩展VHDL 的内容，公布了新版本的VHDL ， 即 IEEE
15、 标准的 1076-1993 版本，（简称 93 版） .现在， VHDL和 Verilog 作为 IEEE 的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言 .有专家认为，在新的世纪中，VHDL于 Verilog 语言将承担起大部分的数字系统设计任务 .1.2.2 VHDL语言的特点VHDL的程序结构特点是将一项工程设计，关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较：在设计中，假如接受原理图输入的设计方式是比较直观的. 你要设计的是什么，你就直接从库中调出来用就行了. 这样比较符合人们的习惯. 在对一个设计实体定义了外部界面
16、后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体. 这种将设计实体分成内外部分的概念是VHDL系统设计的基本点. 应用 VHDL进行工程设计的优点是多方面的.（ 1）与其他的硬件描述语言相比，VHDL具有更强的行为描述才能，从而准备了成为系统设计领域正确的硬件描述语言. 强大的行为描述才能是躲开具体的器件结构，从规律行为上描述和设计大规模电子系统的重要保证.（ 2） VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟.（ 3） VHDL语句的行为描述才能和程序结构准备了他具有支持大规模设计的分解和已有设计的再利用功能 .
17、符合市场需求的大规模系统高效，高速的完成必需有多人甚至多个代发组共同并行工作才能实现 .（ 4）对于用 VHDL完成的一个确定的设计，可以利用EDA工具进行规律综合和优化，并自动的把 VHDL描述设计转变成门级网表.（ 5） VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必治理最终设计实现的目标器件是什么，而进行独立的设计.1.2.3 VHDL的设计流程可编辑资料 - - - 欢迎下载精品名师归纳总结它主要包括以下几个步骤：1. 文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境 .通常 VHDL文件储存为.vhd 文件， Verilog 文件储存为 .v
18、文件2. 功能仿真：将文件调入HDL仿真软件进行功能仿真，检查规律功能是否正确（也叫前仿真，对简洁的设计可以跳过这一步，只在布线完成以后，进行时序仿真）3. 规律综合：将源文件调入规律综合软件进行综合，即把语言综合成最简的布尔表达式.规律综合软件会生成 .edf 或.edif 的 EDA 工业标准文件 .4. 布局布线：将.edf 文件调入PLD 厂家供应的软件中进行布线，即把设计好的规律安放CPLD/FPGA内.5. 时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序.（也叫后仿真） 通常以上过程可以都在CPLD/FPGA 厂家供应的开发工具 .1.3 Quartus I
19、I概述Quartus II 是 Altera 公司的综合性 PLD 开发软件，支持原理图、VHDL 、 VerilogHDL以及 AHDL （ AlteraHardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程 .Quartus II 可以在XP、 Linux以及 Unix 上使用，除了可以使用Tcl 脚本完成设计流程外，供应了完善的用户图形界面设计方式.具有运行速度快，界面统一，功能集中，易学易用 等特点 .可编辑资料 - - - 欢迎下载精品名师归纳总结Quartus II 支持 Alt
20、era 的 IP 核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度.对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟识的第三方EDA 工具 .此外， Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink相结合，可以便利的实现各种 DSP 应用系统。支持Altera 的片上可编程系统（ SOPC）开发，集系统级设计、嵌入式软件开发、可编程规律设计于一体，是一种综合性的开发平台.Maxplus II 作为 Altera 的上一代 PLD 设计软件，由于其杰出的易用性
21、而得到了广泛的应用.目前 Altera 已经停止了对 Maxplus II 的更新支持， Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的转变 .Altera 在 Quartus II 中包含了许多诸如 SignalTap II 、Chip Editor 和 RTL Viewer 的设计帮忙工具，集成了 SOPC 和 HardCopy 设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法 .Altera Quartus II 作为一种可编程规律的设计环境, 由于其强大的设计才能和直观易用的接口，越来越受到数字系统设计者的欢迎 .1.3.1 软件的启动方
22、式方法一、直接双击桌面上的图标，可以打开Quartus II 7.2 软件。方法二、执行：【开头】 【程序】 【 Altera 】 【 Quartus II 7.2】 【Quartus IITalkBack Install 】菜单命令，可以打开软件.启动软件后，如你的电脑没有连接到Internet 互联网，会显现如下图所示的提示，提示你没有连接到 Altera 的官方网站，将无法获得更新的资源.点击确定连续，由于这不影响软件的正常使用 .7.2可编辑资料 - - - 欢迎下载精品名师归纳总结图 1-1 打开页面第 2 章 试验原理依据试验对要求本次的设计是运用VHDL 语言在 Quartus
23、II 7.2 TalkBack Install 环境下设计并运行一个电子秒表.该秒表可以精确到百分之一秒并且记录对范畴是00 分 00 秒 00 毫秒59 分 59 秒 99 毫秒.在设计的过程中需要运用分层的结构进行，运用例化语句在顶层实体中队各个部件进行例化，使之达到电子秒表的要求.在设计时运用 10 进制计数器和 6 进制计数器对秒表的各个位置进行计数和显示，在百分之一秒和特殊之一秒对位置各用一个带进位对10 进制计数器来对其计数和显示.秒和分位置置也运用一个带进位的10 进制计数器对其进行计数，十秒位置置着需要一个带进位的6 进制计数器对其进行计数，而特殊位置置需要一个不带进位对6 进
24、制计数器对其进行计数.将前一个位置的进位接到下一个位置的时钟信号以完成各个位置计数情形和前面位置计数情形的链接.完成位置之间的链接在顶层实体的例化语句中完成.本系统设计接受自顶向下的设计方案，系统的整体组装设计原理图如图2-1 所示，它主要由把握模块、时基分频模块，计时模块和显示模块四部分组成.各模块分别完成计时过程的控可编辑资料 - - - 欢迎下载精品名师归纳总结数字秒表计时把握电路计时电路显示电路把握状态机时基分频电路计数器十制计数器六进制计数器制功能、计时功能与显示功能.图 2-1 系统设计原理框图第 3 章 电子秒表设计依据试验内容和试验原理，写出各个电路的VHDL语言，并且对各个电
25、路进行仿真，并依据时序仿真图观看设计的电路是否正确.各个电路设计完成之后依据试验内容和试验对扩展的要求设计出合适对顶层实体其中包括可以多次记录的秒表需要的硬件电路的VHDL语言顶层实体描述 .3.1 分频电路设计 将输入的时钟信号频率转变为我们需要的时钟频率libraby ieee 。use ieee.std_logic_1164.all。use ieee.std_logic_unsigned.all 。entity counter isportclk: in std_logic。 输入的时钟信号 5MHz co: buffer std_logic 。 输出的时钟信号 100Hzend cou
26、nter。architecture bhv of counter is可编辑资料 - - - 欢迎下载精品名师归纳总结图 3-1 分频电路的时序仿真图beginprocessclkvariable coutinterger:=0 。beginif clkevent and clk=1 then cout:=cout+1 。if cout=25000 then co=0 。elsif cout50000 then co 0 。elsif clk10event and clk10=1 then if en10=1 thenif cqi 0 。end if 。end if 。end if 。if c
27、qi=9 then cout10=1 。else cout10=0 。end if 。cq10 0 。elsif clk6event and clk6=1 then if en6=1 thenif cqi 0 。end if 。end if 。end if 。if cqi=5 then cout6=1 。else cout6=0。end if 。cq6clkk,co=clk1。 例化语句u2:cnt10portmapclk10=clk1,rst10=rstt,en10=enn,cq10=sett3downto0,cout10=clk2。u3:cnt10portmapclk10=clk2,rst
28、10=rstt,en10=enn,cq10=sett7downto 4,cout10=clk3 。u4:cnt10portmapclk10=clk3,rst10=rstt,en10=enn,cq10=sett11downto 8,cout10=clk4 。u5: cnt6 port mapclk6=clk4,rst6=rstt,en6=enn,cq6=sett15 downto 12,cout6=clk5。u6:cnt10portmapclk10=clk5,rst10=rstt,en10=enn,cq10=sett19downto16,cout10=clk6。u7:cnt6 port mapc
29、lk6=clk6,rst6=rstt,en6=enn,cq6=sett23 downto 20。set=sett。end architecture one。可编辑资料 - - - 欢迎下载精品名师归纳总结图 3-7 电子秒表 RTL 图图 3-8 电子秒表时序仿真图3.5 试验扩展依据试验的内容可以适当的添加一些有实际作用和可行性的功能，如可以记录并显示多个数据 .依据扩展的内容设计相应的电路和模块来完成扩展的内容. 比如记录和显示多个数据，可以用多个秒表进行计数，在秒表电路的后面可以添加一个选择电路，运用选择电路选择需要输出的那个秒表的数值.3.5.1 选择电路设计可编辑资料 - - - 欢
30、迎下载精品名师归纳总结 依据输入的 rea 信号，在显示器上显示出不同秒表记录的数值. library ieee 。use ieee.std_logic_1164.all。entity choose isport lk: in std_logic 。 把握信号s1: in std_logic_vector23 downto 0 。 秒表一的数据s2: in std_logic_vector23 downto 0 。 秒表二的数据o : out std_logic_vector23 downto 0 。 输出的数据end entity。architecture one of choose is
31、beginprocesslk beginif lk=1 then o=s1 。else o=s2。end if 。end process。end architecture one。图3-9 选择电路 RTL 图3.5.2 多次记录数据秒表设计 依据两个使能端enn1、enn2 和 rea信号来把握秒表 1、2 的输出显示在显示器上. library ieee 。 顶层实体use ieee.std_logic_1164.all。entity clocks isport clk1:in std_logic 。 外接时钟信号 5MHz enn1:in std_logic 。 表一使能信号enn2:i
32、n std_logic 。 表二使能信号rst1:in std_logic 。 复位信号rea :in std_logic 。 读取信号可编辑资料 - - - 欢迎下载精品名师归纳总结set1:out std_logic_vector 23 downto 0。end entity。architecture one of miaobiao2 iscomponent choose is 调用选择电路声明语句port lk: in std_logic 。s1: in std_logic_vector23 downto 0 。s2: in std_logic_vector23 downto 0 。o : out std_logic_vector23 downto 0 。end component。component clock is 调用秒表声