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1、集成电路设计原理课程设计报告姓名： xxx 学号： xxxxxxxxx精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 1 页，共 11 页 - - - - - - - - - - 指导教师： xx一、课程设计目的1、掌握集成电路典型制造工艺流程及其所需的光刻掩膜版，以及每块光刻掩膜版的作用，能够识别集成电路版图；2、掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路，学会电路图录入和电路模拟软件（spice ）的使用；3、掌握集成电路性能与版图布局布线之间的关系，能够合理进行版图规划；
2、4、掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设计集成电路版图，学会版图录入和版图设计规则检查（DRC ）软件的使用；5、学会电路与版图一致性检查（LVS ） 、版图参数提取（ LPE ）及版图后模拟软件的使用。二、课程设计内容1、提取电路。精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 2 页，共 11 页 - - - - - - - - - - 2、版图和所提取的电路图一致性检测（LVS ） 。3、电路分析。4、电路功能仿真。5、画出版图，并进行DRC 检测。6、将自己所画出
3、的版图和原来的电路图进行一致性检测三、设计过程（一）从给出的版图中提电路。12、提出电路并绘制电路， 绘制完毕后将电路进行整理，并对电路中每一个管子进行参数设置。电路图如下：精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 3 页，共 11 页 - - - - - - - - - - （二）从电路图中分析电路功能。初步分析电路，发现其为一个带使能端E的 D触发器， E=1时 D触发器有效，反之无效（三）通过做 LVS ，将电路图与版图信息进行比较。a)导出 cdl ，gds 及 rul 文件。1） 、导出
4、cdl 文件（电路图）。Icfb 中 fileexport cdl ，修改路径及文件名。如果导出失败，则可以在终端键入vi 查看错误。精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 4 页，共 11 页 - - - - - - - - - - 2） 、导出.gds 文件（版图）。Icfb中 fileexport stream，修改路径及文件名。如果导出失败，可以在终端键入vi 查看错误。3） 、修改.rul文件。在终端 /kecheng/yangx216路径下键入 vi 进入 rul 文件修改。PRIMA
5、RY 改为 x216, INDISK 改为。4） 、修改文件。在终端 /kecheng/x216路径下键入 vi , 进入.cdl文件进行修改，由于 cdl 文件中 p 管用 PM表示，n 管用 NM 表示，而 .gds 文件中 p 管用P表示， n 管用 N表示，所以必须在cdl 文件中加入 equiv P=PM N=NM ，或者在导出 cdl 文件时填写，否则无法进行比较。5） 、进行 LVS在终端键入 LOGLVS 进入软件运行环境。依次键入 cir 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第
6、5 页，共 11 页 - - - - - - - - - - con x216 sum(非必须，查看有多少个n 管和 p 管)最后键入 x 退出。在终端键入 PDRACULA，进入软件运行环境。键入/get （读 rul 文件） /f 退出运行，键入 vi 可以查看版图信息与电路图信息比较。发现错误后，根据所提供信息修改电路图（因为版图信息一定是正确的），保存后重新导出 .cdl文件并修改，然后从LOGLVS 重复以上步骤，直至查看文件发现版图与电路图完全匹配为止精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - -
7、-第 6 页，共 11 页 - - - - - - - - - - （四）仿真1）将所画电路生成一个symbol, Design creat cellview from cellview2）新建一个 cell ，调用此模块，并给其加上激励信号，设置信号源的形式及大小。3）进入仿真环境，进行仿真。 Tools analog environment 选择模型文件，section 一栏填入 tt （典型的）。精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 7 页，共 11 页 - - - - - - - - -
8、 - 填入仿真时间， 注意时间应稍长， 否则会产生较大的延迟， 导致波形不正确。运行，得到波形如下：4）以上分析，可以列出功能表如下：EDQn+1QNn+11110100100QnQNn精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 8 页，共 11 页 - - - - - - - - - - 01QnQNn（五）画版图将所给版图的尺寸缩小一半，并根据TSMC 工艺的设计规则绘制版图。在绘制过程中， 不能全部绘完再做DRC ，应变绘制边做， 有利于发现错误及时 修 改 ， 节 约 时 间 。 错 误 可
9、在ICFB 的 窗 口 中 看 到 ， 也 可 利 用verify-makers-explain解释错误。 直至 DRC 检测时没有任何错误为止， DRC检测结果如下：最后绘制的版图如下：精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 9 页，共 11 页 - - - - - - - - - - （六）将画完的版图与提出的电路做LVS ，看版图是否画得正确， 修改版图，直至 LVS没有错误为止。四、总结经过了这次课程设计，我学会了提取电路图，LVS ，仿真，分析波形图，画版图和 DRC 的基本操作和规则。
10、在进行LVS相关操作的时候，我花费了大量的时间。首先，导出三个文件GDS,CDL,RUL 时由于命名的错误，造成LVS文件生成失败。 其次修改文件时， 由于不了解编辑口令， 造成文件修改错误。再次，生成 LVS以后，文件显示全部MATCH, 但是有许多 DISCREPANCY,我当时并没有在意， 继续进行接下来的SIMULATION, 结果失败了，在请教老师后，才知道电路图有错误。于是我花了一晚上的时间该电路图，这方面要特别感谢朱长峰同学。仿真基本顺利。画完版图后，DRC 时，有 9 个错误，可分为几种： 1. 金属线之间距离太短； 2 原图形形状画错； 3 通孔与有源区距离太近。这方面要感谢
11、陈正安同学的大力支持。当在一个问题上苦苦思索而不得的时候，问一下别人是在是一种捷径。当悬而未决的问题终于被耐心解决的精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 10 页，共 11 页 - - - - - - - - - - 时候，那种舒心无法言表。总之，这次课程设计锻炼了我的耐心，又使我有了一定的专业水平，使我受益匪浅。精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 11 页，共 11 页 - - - - - - - - - -