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1、红色是考的（大题）考的课后作业4-3 和4-5 书上 8-1 序列检测一. 选择填空 (每题 4 分，共 40 分) 1.MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、 I/O 控制块 。2EDA 的设计输入主要包括（原理图输入） 、状态图输入、波形图输入和HDL 文本输入。3. 当前最流行的并成为IEEE 标准的硬件描述语言包括具VHDL 和Verilog 。4. 常用 EDA 工具大致可分为设计输入编辑器、 HDL 综合器 、 仿真器、 适配器 和 下载器 5 个模块。5. CPLD 结构特点为以乘积项结构方式构成逻辑行为；FPGA
2、结构特点为以查表法结构方式构成逻辑行为。7. VHDL 中最常用的库是IEEE 标准库，最常用的程序包是STD-LOGIC-1164 程序包。常用的四种库是 IEEE 库、STD 库、WORK 库及 VITAL 库。 IEEE 库是 VHDL 设计中最常用的库，它包含有 IEEE 标准的程序包和其他一些支持工业标准的程序包。8. VHDL 程序的基本结构由、和组成。9. 基于 EDA软件的 FPGA / CPLD设计流程为：原理图 /HDL文本输入功能仿真综合适配时序仿真编程下载硬件测试。10. 源文件保存时，建议文件名尽可能与该程序的实体名保持一致。11. 资源优化可以分为资源共享， 逻辑优
3、化、串行化。速度优化分为流水线设计 ,寄存器配平和关键路径法。12. 三类数据对象：变量、常量和信号。13. 在 VHDL 中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符，如果逻辑操作符左边和右边值的类型为数组， 则这两个数组的尺寸， 即位宽要相等。 在一个表达式中有两个以上的算符时，需要使用括号将这些运算分组。如果一串运算中的算符相同，且是AND 、OR、XOR 这三个算符中的一种，则不需要使用括号。14. 时序电路产生的条件：利用不完整的条件语句的描述。15. 结构体中的可综合的 并行语句主要有七种： 并行信号赋值、进程、块语句、条件信号语句、元件例化语句、生成语句和并行过程
4、调用语句。 顺序语句有赋值语句、 流程控制语句、 等待语句、子程序调用语句、返回语句和空操作语句。16. 顺序语句只能出现在进程中，子程序包括函数和过程。并行语句不放在进程中。17. 进程本身是并行语句，但其内部是顺序语句2、本质区别：18. P247248自己解决去！19. P248标志符的命名规则20. 三种主要的状态编码为 ：状态位直接输出型号编码、一位热码编码和顺序编码。特点P21521. 非法状态的产生原因： 1、外界不确定的干扰2、随机上电的初始启动22. VHDL 要求赋值符“ =” 两边的信号的数据类型必须一致。精品资料 - - - 欢迎下载 - - - - - - - - -
5、 - - 欢迎下载 名师归纳 - - - - - - - - - -第 1 页，共 9 页 - - - - - - - - - - 23. 综合的概念：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。二、名词解释EDA：Electronic Design Automation 电子设计自动化LPM：Library of Parameterized MODULES 可编程模块库JTAG：联合测试行动小组HDL：硬件描述语言LUT：查找表PLD：可编程逻辑器件RTL：寄存器传输级EAB：嵌入式阵列块SOC：单芯片系统GAL：通用逻辑阵列器件PCB：印刷电路板FSM：
6、有限状态机UART：串口（通用异步收发器）ISP：在系统编程IEEE：电子电气工程师协会考的： VHDL ：超高速集成电路硬件描述语言ASIC：专用集成电路IP：知识产权核CPLD：复杂可编程逻辑器件SOPC：单芯片可编程系统LGMC 三选择题21.IP 核在 EDA技术和开发中具有十分重要的地位，IP 分软 IP、固 IP、硬 IP；下列所描述的 IP 核中，对于硬 IP 的正确描述为 _。a) 提供用 VHDL 等硬件描述语言描述的功能块，b) 但不c) 涉及实现该功能块的具体电路；d) 提供设计的最总产品 -掩膜；e) 以网表文件的形式提交用户，f) 完成了综合的功能块；MAX7000
7、结构中包含五个主要部分， 即逻辑阵列块、 宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O 控制块。电子系统设计优化， 主要考虑提高资源利用率减少功耗-即面积优化， 以及提高运行速度 -即速度优化；1、IP 核在 EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为_ 。A A .软 IP B.固 IP C.硬 IP D.都不是、2、下列状态机的状态编码，_方式有“输出速度快、难以有效控制非法状态出现”这个特点。A A状态位直接输出型编码记处 B一位热码编码 C顺序编码D 格雷编码 2 大规模可编程器件主要有FPGA
8、 、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C _。A.FPGA 是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于 SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D.在Altera 公司生产的器件中，MAX7000 系列属FPGA结构。进程中的变量赋值语句，其变量更新是_。A A. 立即完成； B.按顺序完成；C.在进程的最后完成；D.都不对。VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_。DB. 器件外部特性； B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功
9、能。下列标识符中， _是不合法的标识符。B A. State0 B. 9moon C. Not_Ack_0 D. signall关于 VHDL 中的数字，请找出以下数字中最大的一个：_。AC. 2#1111_1110# B.8#276# C.10#170# D.16#E#E1 6下列 EDA 软件中，哪一个不具有逻辑综合功能：_。BMax+Plus II B.ModelSim Quartus II D.Synplify 7.IP 核在 EDA 技术和开发中具有十分重要的地位，IP分软 IP 、固 IP、硬IP；下列所描述的IP核中，对于硬 IP 的正确描述为 _。A. 提供用 VHDL 等硬件
10、描述语言描述的功能块，B. 但 不 C.涉及实现该功能块的具体电路；D. 提供设计的最总产品-模型库；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。8. 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的_C_。A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B. 原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。9. 下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：_B精品资料 - - - 欢迎下载 - - - - - - -
11、- - - - 欢迎下载 名师归纳 - - - - - - - - - -第 2 页，共 9 页 - - - - - - - - - - A原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B原理图输入设计方法一般是一种自底向上的设计方法C原理图输入设计方法无法对电路进行功能描述D原理图输入设计方法不适合进行层次化设计10. 在一个 VHDL 设计中 idata 是一个信号， 数据类型为 integer ，数据范围 0 to 127，下面哪个赋值语句是正确的_。E. idata := 32; B.idata = 16#A0#; C.idata = 16#7#E1;D.idata :=
12、 B#1010#; 11. 大规模可编程器件主要有FPGA 、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是：_D _ A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的 CPLD 是从 FPGA 的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500 系列属 CPLD 结构12. 基于 VHDL 设计的仿真包括有门级时序仿真、行为仿真、 功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是： _DAB. CD13.IP 核在EDA 技术和开发中具有十分重要的地位，IP 分软 IP、固IP 、
13、硬IP ；下列所描述的 IP核中， 对于固 IP的正确描述为： _DA提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B提供设计的最总产品模型库C以可执行文件的形式提交用户，完成了综合的功能块D都不是14. 在VHDL 语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_。A.PROCESS 为一无限循环语句； 敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。15. 在V
14、HDL 语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_DAPROCESS为一无限循环语句B敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C当前进程中声明的变量不可用于其他进程D进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成16. 对于信号和变量的说法，哪一个是不正确的：_AA信号用于作为进程中局部数据存储单元B变量的赋值是立即完成的C信号在整个结构体内的任何地方都能适用D变量和信号的赋值符号不一样17.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL 设计现行工作库： _D AIEEE库 BVITAL库C STD 库DWOR
15、K工作库18. 下列4个VHDL 标识符中正确的是：_BA 10#128# B 16#E#E1 C 74HC124 D X_16 19. 下列语句中，不属于并行语句的是：_BA 进程语句BCASE 语句C 元件例化语句D WHENELSE 语句20. 大规模可编程器件主要有FPGA、CPLD两类，下列对 FPGA 结构与工作原理的描述中，正确的是_C _。F. FPGA全称为复 G .杂可编程逻辑器件；H.FPGA是基于乘积项结构的可编程逻辑器件；I.基于SRAM 的FPGA 器件， J.在每次上电后必须进行一次配置；D在Altera 公司生产的器件中，MAX7000 系列属 FPGA结构。2
16、1.进程中的信号赋值语句，其信号更新是_C_。K. 按顺序完成； B.比变量更快完成；C.在进程的最后完成；D.都不对。22.不完整的 IF语句，其综合结果可实现_。AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路23. 嵌套的 IF语句，其综合结果可实现_D_。A. 条件相与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路26.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于 A. FPGA B. CPLD 两类器件：一位热码状态机编码方式适合于_A_ 器件；顺序编码状态机编码方式适合于_B_ 器件；28. 在 一 个 VH
17、DL 设 计 中 Idata 是 一 个 信 号 ， 数 据 类 型 为std_logic_vector ，试指出下面那个赋值语句是错误的。DA. idata = “00001111”; B. idata = b”0000_1111”;C. idata = X”AB”; D. idata = B”21”;29. 在VHDL 语言中，下列对时钟边沿检测描述中，错误的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and no
18、t clk = 1 then 30.请指出 Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_C_ A. ROM B. CPLD C. FPGA D.GAL IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为 _。DA . 瘦IP B.固IP C.胖IP D.都不是综合是 EDA 设计流程的关键步骤， 在下面对综合的描述中， _是错误的。 DA. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎
19、下载 名师归纳 - - - - - - - - - -第 3 页，共 9 页 - - - - - - - - - - B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程， 并且这种映射关系是唯一的（即综合结果是唯一的） 。综合是 EDA 设计流程的关键步骤， 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_是正确的。A.综合就是将电路的高级语言转化成低级的，可与FPGA
20、 / CPLD 的基本结构相映射的网表文件；B.综合是纯软件的转换过程，与器件硬件结构无关；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D_是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求， 需要对综合加以约束，称为综合约束；C. 综合可理解为， 将
21、软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关17 上升沿和下降沿检测？18 函数和过程的本质区别：函数有返回值，过程没有返回值。19 进程和信号的？三.（20 分）简答：请用 VHDL 中的 if 语句描述一个 D 触发器四.（30 分）设计： 8 选 1 数据选择器，用VHDL 写出源程序。其中： D7D0 是数据输入端， S2、S1和 S0 是控制输入端， Y 是数据输出端。当 S2、S1、S0=“000”时，D0 数据被选中，输出 Y=D0；当 S2、S1、S0=“001”时， D1 数据被选中，输出Y=
22、D1，以次类推。程序填空题（类似）下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的 VHDL 描述，试补充完整。library ieee; use IEEE.STD-LOGIC-1165 .all; entity sreg8b is port ( clk, rst : in std_logic; load,en : in std_logic; din : in STD_LOGIC_VECTOR (7 downto 0); qb : out std_logic); end sreg8b; architecture behav of SREG8B is signal reg8 : s
23、td_logic_vector( 7 downto 0); begin process (clk, RST , load, en) begin if rst=1 then 异步清零 reg8 0) ; elsif CLKEVENT AND CLK=1 then 边沿检测 if load = 1 then 同步置数 reg8 = din; elsif en=1 then 移位使能 reg8(6 downto 0) = reg8(7 downto 1) ; end if; 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - -
24、 - -第 4 页，共 9 页 - - - - - - - - - - _end if _; end process; qb = _reg8(0)_; 输出最低位end behav; 序列检测答案library ieee; use ieee.std_logic_1164.all; entity se is port(din,clk,clr : in std_logic; ab : out std_logic); end se; architecture behav of se is type fsm_st is (s0,s1,s2,s3,s4); signal cstate,nstate :
25、fsm_st; begin reg:process(clr,clk) begin if clr=1 then cstate = s0; -ab = 0; elsif clk = 1 and clkevent then cstate if din = 1 then nstate = s1; else nstate = s0; end if; ab if din = 1 then nstate = s2; else nstate = s0; end if; ab if din = 1 then nstate = s2; else nstate = s3; end if; ab if din = 1
26、 then nstate = s4; else nstate = s0; end if; ab if din = 1 then nstate = s1; else nstate = s0; end if; 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 6 页，共 9 页 - - - - - - - - - - ab = 1; end case; end process; end behav; 4-3. 图 3-31 所示的是双 2选 1多路选择器构成的电路MUXK ， 对于其中 MUX21A ， 当 s
27、=0 和1 时， 分别有 y=a和 y=b 。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2 选 1 多路选择器MUX21A 。4-3. 答案LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); - 输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);-输出端END ENTITY; ARCHITECTURE ONE OF MUX221 IS SIGNAL tmp : ST
28、D_LOGIC; BEGIN PR01:PROCESS(s0) BEGIN IF s0= ”0” THEN tmp=a2;ELSE tmp=a3; END IF; END PROCESS; PR02:PROCESS(s1) BEGIN IF s1= ”0” THEN outy=a1; ELSE outy=tmp; END IF; END PROCESS; END ARCHITECTURE ONE; END CASE; 4-5. 给出 1 位全减器的 VHDL 描述。要求：(1) 首先设计 1 位半减器，然后用例化语句将它们连接起来，图4-20 中 h_suber是半减器， diff 是输出差，
29、s_out是借位输出， sub_in 是借位输入。(2) 以 1 位全减器为基本硬件， 构成串行借位的 8 位减法器，要求用例化语句来完成此项设计(减法运算是x y - sun_in = diffr)。(1)先设计一个半减器Library ieee; use ieee.std_logic_1164.alll; Entity h_suber is Port(x,y:in std_logic; diff,s_out:out std_logic); end h_suber; Architecture behav of h_suber is Begin process(x,y) 精品资料 - - -
30、欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 7 页，共 9 页 - - - - - - - - - - begin diff=x xor y; s_outx,y=y,diff=t0,s_out=t1); u2:h_suber port map(x=t0,y=sub_in,diff=diffr,s_out=t2); Sub_out=t1 or t2; End behav; (2)8 位全减器 (生成语句第九章 ) Library ieee; use ieee.std_logic_1164.alll; Entity suber
31、8 is Port(a,b:in std_logic_vector(7 downto 0); Sin:in std_logic;sout:out std_logic; C:out std_logic_vector(7 doento 0); End sub8; Architecture behav of suber8 is Component suber Port(x,y,sub_in:in std_logic; diffr,sub_out:out std_logic); End component; Signal stmp:std_logic_vector(8 downto 0); Begin
32、 stmp(0=sin; Souta(i),y=b(i),diffr=c(i),sub_out=stmp(i+1); End generate; end; 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 8 页，共 9 页 - - - - - - - - - - 文档编码：KDHSIBDSUFVBSUDHSIDHSIBF-SDSD587FCDCVDCJUH 欢迎下载 精美文档欢迎下载 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 9 页，共 9 页 - - - - - - - - - -